根據我的理解，撰寫和稍后執行 JIT 或自修改代碼的一般、更抽象的程序類似于以下內容。
- 撰寫生成的代碼，
- 確保它已重繪 并且全域0可見，
- 然后確保從那里獲取的指令將是所寫的。
從這篇關于 x86 上的自我修改代碼的帖子中我可以看出，手動快取管理顯然是不必要的。我認為 aclflushopt是必要的，但 x86 1顯然會在從帶有新指令的位置加載時自動處理快取失效，這樣指令獲取永遠不會過時。我的問題與 x86 無關，但我想將其包括在內以進行比較。
AArch64 中的情況稍微復雜一些，因為它區分了可共享域和快取操作應該有多“可見”。僅從 ARMv8/ARMv9 的官方檔案中，我首先想到了這個猜測。
- 撰寫生成的代碼，
dsb ishst確保在繼續之前全部寫完，- 然后
isb sy確保從記憶體中獲取后續指令。
但是DMB/DSB/ISB 的檔案說“ISB 之后的指令是從快取或記憶體中獲取的”。這給我的印象是快取控制操作確實是必要的。我的新猜測是這樣的。
- 撰寫生成的代碼，
dsb ishst確保在繼續之前全部寫完，- 然后
ic ivau是新代碼占用的所有快取行。
但我不禁覺得，即使這樣也不太對勁。過了一會兒，我在檔案上發現了一些我錯過的東西，而在紙上的東西幾乎相同。他們都舉了一個看起來像這樣的例子。
dc cvau, Xn ; Clean cache to PoU, so the newly written code will be visible
dsb ish ; Wait for cleaning to finish
ic ivau, Xn ; Invalidate cache to PoU, so the newly written code will be fetched
dsb ish ; Wait for invalidation to finish
isb sy ; Make sure new instructions are fetched from cache or memory
對于一大塊代碼，這可能是一個清理dsb ish回圈，一個無效回圈，dsb ish一個isb sy。如果這是不正確的，請糾正我。無論如何，這個例子是有道理的，我想我唯一錯過的就是dsb ish單獨不同步 I-cache 和 D-cache，新資料必須手動清理和失效。因此，我對這篇文章的實際問題如下。
- 為什么只使用 PoU 而不是 PoC？沒有
ic ivac，所以我猜 PoU 就足夠了，我的 PoU 概念是有缺陷的。 - 因為我只存盤資料，就
dsb ishst足夠了，還是dsb ish必須的？ - 我看到
dsb ish指令用于等待dc cvau和ic ivau指令完成。這意味著dsb ish[st]單獨（即沒有dc/ic）不能確保資料在內部可共享域中可見之前是同步的。我猜想在這種情況下dc/ic是必要的，因為資料需要從 D-cache 移動到 I-cache，而dc/ic對于常規資料同步不是必需的。這種理解正確嗎？ - 鑒于此代碼是針對生產者的，消費者是否需要任何額外的同步？
0只有在所有應該看到它的核心都能看到它的情況下。
1至少，所有相當現代的人都應該這樣做。
uj5u.com熱心網友回復：
（免責宣告：此答案基于閱讀規范和一些測驗，但不是基于以前的經驗。）
首先，架構參考手冊（Gb 版）的 B2.2.5 中有針對這種確切情況的解釋和示例代碼（一個內核撰寫代碼供另一個內核執行）。與您展示的示例的唯一區別是，在快取失效完成后，isb需要在將執行新代碼（我猜是您的“消費者”）的執行緒中執行 final 。
我發現嘗試從架構參考中以更具體的術語理解諸如“內部可共享域”、“統一點”之類的抽象結構很有幫助。
讓我們考慮一個具有多個內核的系統。它們的 L1d 快取是一致的，但它們的 L1i 快取不需要與 L1d 統一，也不需要相互一致。但是，L2 快取是統一的。
系統沒有任何方式讓 L1d 和 L1i 直接相互對話；它們之間的唯一路徑是通過 L2。因此，一旦我們將新代碼寫入 L1d，我們必須將其寫回 L2 ( dc cvau)，然后使 L1i ( ic ivau) 無效，以便它從 L2 中的新代碼重新填充。
在此設定中，PoU 是 L2 快取，而這正是我們想要清理/失效的地方。
在 D4-2646 頁中有對這些術語的一些解釋。特別是：
Inner Shareable 可共享域的 PoU 是保證 Inner Shareable 可共享域中所有 PE 的指令和資料快取以及轉換表遍歷看到記憶體位置的相同副本的點。
在這里，Inner Shareable 域將包含所有可以運行我們程式執行緒的內核；實際上，它應該包含與我們運行相同內核的所有內核（第 B2-166 頁）。而且因為我們正在處理的記憶體dc cvau可能被標記為 Inner Shareable 屬性或更好的屬性，正如任何合理的作業系統應該為我們做的那樣，它會清理到域的 PoU，而不僅僅是我們的核心 (PE) 的 PoU。所以這正是我們想要的：從所有內核填充的所有指令快取都會看到的快取級別。
連貫點進一步下降；它是 系統上所有東西都能看到的級別，包括 DMA 硬體等。這很可能是主記憶體，位于所有快取之下。我們不需要降到那個水平；它只會減慢一切，沒有任何好處。
希望這對您的問題 1 有所幫助。
請注意，快取清理和無效指令按原樣“在后臺”運行，因此您可以執行一長串它們（如在所有受影響的快取行上回圈），而無需等待它們一個一個完成。 dsb ish最后使用一次以等待它們全部完成。
dsb對您的問題#2 和#3 的一些評論。它的主要目的是作為屏障；它確保我們的核心（在存盤緩沖區等）中的所有待處理資料訪問都被重繪 到 L1d 快取，以便所有其他核心可以看到它們。這是一般執行緒間記憶體排序所需的屏障。（或者對于大多數目的，較弱的dmb就足夠了；它強制執行排序，但實際上并不等待所有內容都被重繪 。）但它不會對快取本身做任何其他事情，也不會說超出該資料應該發生什么L1d。因此，就其本身而言，它的強度不足以滿足我們在這里的需要。
據我所知，“等待快取維護完成”效果是dsb ish. 它似乎與指令的主要目的正交，我不確定他們為什么不提供單獨的wcm指令。但無論如何，只有
dsb ish它具有此獎勵功能；dsb ishst才不是。D4-2658：“在所有情況下，本節中的文本指的是 DMB 或 DSB，這表示所需訪問型別為
加載和存盤的 DMB 或 DSB ”。
我在 Cortex A-72 上對此進行了一些測驗。省略dc cvau或ic ivau通常會導致執行過時的代碼，即使dsb ish已經完成。另一方面，dc cvau ; ic ivau沒有任何dsb ish，我沒有觀察到任何失敗；但這可能是運氣或這種實作的怪癖。
對于您的 #4，我們一直在討論的序列 ( dc cvau ; dsb ish ; ci ivau ; dsb ish ; isb) 是針對您將在撰寫代碼的同一內核上運行代碼的情況。但實際上哪個執行緒執行該序列并不重要dc cvau ; dsb ish ; ci ivau ; dsb ish
，因為快取維護指令會導致所有內核按照指示清理/無效；不只是這個。見表 D4-6。（但如果 與dc cvauwriter 在不同的執行緒中，可能 writer 必須dsb ish事先完成 a，以便寫入的資料確實在 L1d 中，而不是仍然在 writer 的存盤緩沖區中？不確定。）
重要的部分是isb。完成后ci ivau，L1i 快取中的陳舊代碼將被清除，任何內核的進一步指令獲取都將看到新代碼。然而，運行器核心可能
先前已從 L1i 獲取舊代碼，并且仍將其保存在內部（已解碼并在管道中、uop 快取、推測執行等）。 isb重繪 這些 CPU 內部機制，確保在 L1i 快取失效后，所有要執行的進一步指令實際上已從 L1i 快取中獲取。
因此，isb需要在將要
運行新撰寫的代碼的執行緒中執行。此外，您需要確保在所有快取維護完全完成后完成；也許通過讓撰寫者執行緒通過條件變數等通知它。
我也測驗過這個。如果所有的快取維護指令，加上isb，都由 writer 完成，但 runner 沒有isb，那么它可以再次執行過時的代碼。我只能在測驗中重現這一點，在該測驗中，作者在一個回圈中修補了一條指令，該回圈中運行者正在并發執行，這可能確保運行者已經獲取了它。這是合法的，前提是舊指令和新指令分別是分支和 nop（參見 B2.2.5），這就是我所做的。（但不保證適用于任意新舊指令。）
我嘗試了一些其他測驗來嘗試安排它，以便在修補之前不會實際執行指令，但它是應該被預測采用的分支的目標，希望這會使其預取；但在這種情況下，我無法執行舊版本。
我不太確定的一件事是這個。一個典型的現代作業系統很可能有 W^X，其中沒有虛擬頁面可以同時可寫和可執行。如果在撰寫代碼之后，您呼叫等效的
mprotect來使頁面可執行，那么作業系統很可能會為您處理所有快取維護和同步（但我想自己做也沒有壞處）。
但是另一種方法是使用別名：您將可寫的記憶體映射到一個虛擬地址，并在另一個虛擬地址上執行。作家寫在前一個地址，而跑步者跳到后者。在那種情況下，我認為您只dc cvau需要可寫地址和ic ivau可執行地址，但我找不到確認。但是我對其進行了測驗，無論將哪個別名傳遞給哪個快取維護指令，它都可以正常作業，而如果完全省略任何一條指令，它都會失敗。所以看起來快取維護是由下面的物理地址完成的。
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