Quartus Prime基本使用方法
- 前言
- 1. 電路圖
- 2.VHDL/Verilog HDL語言
- 3.自底向上（語言+原理圖）
- 4.兩種仿真方式
前言
Quartus常用的幾種設計方法，電路圖、直接使用語言或者兩者結合的方法，本文簡要介紹三種方法及可能出現的問題以及兩種仿真方式，
1. 電路圖
這種方式適合門級電路，搭建簡易的電路模塊，
- 首先新建Block Diagram/Schematic File
2. 打開新創建的.bdf檔案，雙擊空白處課添加所需門單元以及更大的電路單元，
3. 電路搭建成功后，編譯即可，
2.VHDL/Verilog HDL語言
- 同上，新建VHDL/Verilog HDL檔案
- 寫相關代碼，編譯即可
3.自底向上（語言+原理圖）
- 注意：頂層物體名需要與bdf的命名相同
- 用VHDL/Verilog HDL語言撰寫不同的電路單元，生成符號檔案，
- 新建bdf檔案，雙擊，在project中可以發現剛剛創建的電路單元，
4. 將電路單元連線后即可編譯，
4.兩種仿真方式
- 直接用Quartus中的仿真
-
創建University Program VWF檔案
-
打開創建的波形檔案，在空白處雙擊，添加所需觀察的節點
-
點擊node Finder，通過list可以顯示電路節點
-
將尋找到的節點移入選擇的節點中，點擊OK確認
-
點擊OK確認
-
顯示波形檔案
-
通過選單欄快捷按鈕，可置0，置1，設定時鐘，選擇功能仿真或者時序仿真，出現仿真波形，
-
可能出現的錯誤
1 檔案路徑錯誤Error (199014): Vector source file F:/quartuslite/Waveform2.vwf specified with --testbench_vector_input_file option does not exist
Error: Quartus Prime EDA Netlist Writer was unsuccessful. 1 error, 1 warning
Error: Peak virtual memory: 4723 megabytes
Error: Processing ended: Sun Oct 04 20:32:19 2020
Error: Elapsed time: 00:00:02
Error: Total CPU time (on all processors): 00:00:02
解決方法：保存vmf檔案時，保存在默認路徑即可，或者在vmf檔案里Simulation的配置中修改testbench檔案的路徑
2# ** Error (suppressible): (vsim-12110) The -novopt option has no effect on this product. -novopt option is now deprecated and will be removed in future releases.
Error loading design
解決方法：將vsim 后-novop洗掉
- 利用modelsim仿真
-
添加modelsim路徑，點擊tools->options,選擇modelsim路徑，一定要選擇自己的是modelsim還是modelsim altera，在這個路徑中，記得最后的“\”,在路徑中能發現modelsim，否則會報錯“ Can’t launch the ModelSim-Altera software"下面圖片中采用的是modelsim altera，
-
配置專案，右鍵settings
-
添加testbench檔案，注意第五步中的Test bench name是testbench檔案名，Top level module in test bench中是testbench檔案中的模塊名
-
開始RTL Simulation就行
轉載請註明出處，本文鏈接：https://www.uj5u.com/houduan/159670.html
標籤：java
上一篇：【服務計算】二 《Learn Go with tests》“迭代”章節的練習和Go語言實作演算法的TDD實踐報告
下一篇：Node.js與Vue的入門使用