0 本章目錄
1）軟體環境
2）PLL IP核仿真流程
3）結束語
1 軟體環境
1）vivado 2016.1
2）modelsim10.4c
2 PLL IP核仿真流程
PLL IP核仿真流程如下：
1）vivado 關聯modelsim仿真軟體；
2）PLL IP核配置；IP配置，輸入時鐘clk_in1為100MHz，輸出時鐘clk_out1為50MHz， clk_out1為100MHz，
3）仿真剛開始時，兩個輸出時鐘會產生一個時鐘周期的電平如圖1所示，
圖1 仿真毛刺
4）接著仿真，產生輸出時鐘且locked信號為低，代表這時產生的輸出時鐘不穩定還不能用它去驅動其他邏輯如圖2所示，
圖2 仿真截圖
5）只有當locked信號為高時，輸出時鐘才會穩定，可以用它去驅動其他邏輯如圖3所示，
圖3 仿真截圖
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標籤：python
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