零、開局

前兩天我搞了兩個每日一個知識點，對多執行緒并發的部分知識做了下概括性的總結，但通過小伙伴的反饋是，那玩意寫的比較抽象，看的云里霧里暈暈乎乎的，

所以又針對多執行緒底層這一塊再重新做下系統性的講解，
有興趣的朋友可以先看下前兩節，可以說是個籠統的概念版，

好了，回歸正題，在多執行緒并發的世界里synchronized、volatile、JMM是我們繞不過去的技術坎，而重排序、可見性、記憶體屏障又有時候搞得你一臉懵逼，有道是知其然知其所以然，了解了底層的原理性問題，不論是日常寫BUG還是面試都是必備神器了，

先看幾個問題點：

1、處理器與記憶體之間是怎么互動的？

2、什么是快取一致性協議？

3、高速快取內的訊息是怎么更新變化的？

4、記憶體屏障又和他們有什么關系？

如果上面的問題你都能倒背如流，那就去看看電影放松下吧！

一、高速快取

目前的處理器的處理能力要遠遠的勝于主記憶體（DRAM）訪問的效率，往往主記憶體執行一次讀寫操作所需的時間足夠處理器執行上百次指令，所以為了填補處理器與主記憶體之間的差距，設計者們在主記憶體和處理器直接引入了高速快取（Cache），如圖：

其實在現代處理器中，會有多級高速快取，一般我們會成為一級快取（L1 Cache）、二級快取（L2 Cache）、三級快取（L3 Cache）等，其中一級快取一般會被集成在CPU內核中，如圖：

內部結構

高速快取存在于每個處理器內，處理器在執行讀、寫操作的時候并不需要直接與記憶體互動，而是通過高速快取進行，

高速快取內其實就是為應用程式訪問的變數保存了一個資料副本，高速快取相當于一個容量極小的散串列（Hash Table），其鍵是一個記憶體地址，值是記憶體資料的副本或是我們準備寫入的資料，從其內部來看，其實相當于一個拉鏈散串列，也就是包含了很多桶，每個桶上又可以包含很多快取條目（想想HashMap），如圖：

快取條目

在每個快取條目中，其實又包含了Tag、Data Block、Flag三個部分，咱們來個小圖：

• **Data Block : **也就是我們常常叨叨的快取行（Cache Line）,她其實是高速快取與主記憶體間進行資料互動的最小單元，里面存盤著我們需要的變數資料，
• **Tag : **包含了快取行中資料記憶體地址的資訊（其實是記憶體地址的高位部分的位元）
• Flag : 標識了當前快取行的狀態（MESI咯）

那么，我們的處理器又是怎么尋找到我們需要的變數呢？

不多說，上圖：

其實，在處理器執行記憶體訪問變數的操作時，會對記憶體地址進行解碼的(由高速快取控制器執行)，而解碼后就會得到tag、index 、offset三部分資料，

index : 我們知道高速快取內的結構是一個拉鏈散串列，所以index就是為了幫我們來定位到底是哪個快取條目的，

tag : 很明顯和我們快取條目中的Tag 一樣，所以tag 相當于快取條目的編號，主要用于，在同一個桶下的拉鏈中來尋找我們的目標，

offset : 我們要知道一個前提，就是一個快取條目中的快取行是可以存盤很多變數的，所以offset的作用是用來確定一個變數在快取行中的起始位置，

所以，在如果在高速快取內能找到快取條目并且定位到了回應得快取行，而此時快取條目的Flag標識為有效狀態，這時候也就是我們所說的快取命中（Cache Hit）,否則就是快取未命中（Cache Miss），

快取未命有包括讀未命中（Read Miss）和寫未命中(Write Miss)兩種,對應著對記憶體的讀寫操作，

而在讀未命中（Read Miss） 產生時，處理器所需要的資料會從主記憶體加載并被存入高速快取對應的快取行中，此程序會導致處理器停頓（Stall）而不能執行其他指令，

二、快取一致性協議

在多執行緒進行共享變數訪問時，因為各個執行緒執行的處理器上的高速快取中都會保存一份變數的副本資料，這樣就會有一個問題，那當一個副本更新后怎么保證其它處理器能馬上的獲取到最新的資料，這其實就是快取一致性的問題，其本質也就是怎么防止資料的臟讀，

為了解決這個問題，處理器間出現了一種通信機制，也就是快取一致性協議（Cache Coherence Protocol），

MESI是什么

快取一致性協議有很多種，MESI（Modified-Exclusive-Shared-Invalid）協議其實是目前使用很廣泛的快取一致性協議，x86處理器所使用的快取一致性協議就是基于MESI的，

我們可以把MESI對記憶體資料訪問理解成我們常用的讀寫鎖，它可以使對同一記憶體地址的讀操作是并發的，而寫操作是獨占的，所以在任何時刻寫操作只能有一個處理器執行，而在MESI中，一個處理器要向記憶體寫資料時必須持有該資料的所有權，

MESI將快取條目的狀態分為了Modified、Exclusive、Shared、Invalid四種，并在此基礎上定義了一組訊息用于處理器的讀、寫記憶體操作，如圖：

MESI的四種狀態

所以MESI其實就是使用四種狀態來標識了快取條目當前的狀態，來保證了高速快取內資料一致性的問題，那我們來仔細的看下四種狀態

Modified ：

表示高速快取中相應的快取行內的資料已經被更新了，由于MESI協議中任意時刻只能有一個處理器對同一記憶體地址對應的資料進行更新，也就是說再多個處理器的高速快取中相同Tag值得快取條目只能有一個處于Modified狀態，處于此狀態的快取條目中快取行內的資料與主記憶體包含的資料不一致，

Exclusive：

表示高速快取相應的快取行內的資料副本與主記憶體中的資料一樣，并且，該快取行以獨占的方式保留了相應主記憶體地址的資料副本，此時其他處理上高速快取當前都不保留該資料的有效副本，

Shared：

表示當前高速快取相應快取行包含相應主記憶體地址對應的資料副本，且與主記憶體中的資料是一致的，如果快取條目狀態是Shared的，那么其他處理器上如果也存在相同Tag的快取條目，那這些快取條目狀態肯定也是Shared，

Invalid：

表示該快取行中不包含任何主記憶體中的有效資料副本，這個狀態也是快取條目的初始狀態，

MESI處理機制

前面說了那么多，都是MESI的基礎理論，那么，MESI協議到底是怎么來協調處理器進行記憶體的讀寫呢？

其實，想協調處理必然需要先和各個處理器進行通信，所以MESI協議定義了一組訊息機制用于協調各個處理器的讀寫操作，

我們可以參考HTTP協議來進行理解，可以將MESI協議中的訊息分為請求和回應兩類，處理器在進行主記憶體讀寫的時候會往總線（Bus）中發請求訊息，同時每個處理器還會嗅探（Snoop）總線中由其他處理器發出的請求訊息并在一定條件下往總線中回復回應得回應訊息，

針對于訊息的型別，有如下幾種：

• Read : 請求訊息，用于通知其他處理器、主記憶體，當前處理器準備讀取某個資料，該訊息內包含待讀取資料的主記憶體地址，
• Read Response: 回應訊息，該訊息內包含了被請求讀取的資料，該訊息可能是主記憶體回傳的，也可能是其他高速快取嗅探到Read 訊息回傳的，
• Invalidate： 請求訊息，通知其他處理器洗掉指定記憶體地址的資料副本，其實就是告訴他們你這個快取條目內的資料無效了，洗掉只是邏輯上的，其實就是更新下快取條目的Flag.
• Invalidate Acknowledge： 回應訊息，接收到Invalidate訊息的處理器必須回復此訊息，表示已經洗掉了其高速快取內對應的資料副本，
• Read Invalidate: 請求訊息，此訊息為Read 和 Invalidate訊息組成的復合訊息，作用主要是用于通知其他處理器當前處理器準備更新一個資料了，并請求其他處理器洗掉其高速快取內對應的資料副本，接收到該訊息的處理器必須回復Read Response 和 Invalidate Acknowledge訊息，
• Writeback: 請求訊息，訊息包含了需要寫入主記憶體的資料和其對應的記憶體地址，

了解完了基礎的訊息型別，那么我們就來看看MESI協議是如何協助處理器實作記憶體讀寫的，看圖說話：

舉例：假如記憶體地址0xxx上的變數s 是CPU1 和CPU2共享的我們先來說下CPU上讀取資料s

高速快取記憶體在有效資料時：

CPU1會根據記憶體地址0xxx在高速快取找到對應的快取條目，并讀取快取條目的Tag和Flag值，如果此時快取條目的Flag 是M、E、S三種狀態的任何一種，那么就直接從快取行中讀取地址0xxx對應的資料，不會向總線中發送任何訊息，

高速快取內不存在有效資料時：

1、如CPU2 高速快取內找到的快取條目狀態為I時，則說明此時CPU2的高速快取中不包含資料s的有效資料副本，

2、CPU2向總線發送Read訊息來讀取地址0xxx對應的資料s.

3、CPU1（或主記憶體）嗅探到Read訊息，則需要回復Read Response提供相應的資料，

4、CPU2接收到Read Response訊息時，會將其中攜帶的資料s存入相應的快取行并將對應的快取條目狀態更新為S，

從宏觀的角度看，就是上面的流程了，我們再繼續深入下，看看在快取條目為I的時候到底是怎么進行訊息處理的

說完了讀取資料，我們就在說下CPU1是怎么寫入一個地址為0xxx的資料s的

MESI協議解決了快取一致性的問題，但其中有一個問題，那就是需要在等待其他處理器全部回復后才能進行下一步操作，這種等待明顯是不能接受的，下面就繼續來看看大神們是怎么解決處理器等待的問題的，

三、寫緩沖和無效化佇列

因為MESI自身有個問題，就是在寫記憶體操作的時候必須等待其他所有處理器將自身高速快取內的相應資料副本都洗掉后，并接收到這些處理器回復的Invalidate Acknowledge/Read Response訊息后才能將資料寫入高速快取，

為了避免這種等待造成的寫操作延遲，硬體設計引入了寫緩沖器和無效化佇列，

寫緩沖器（Store Buffer）

在每個處理器內都有自己獨立的寫緩沖器，寫緩沖器內部包含很多條目（Entry）,寫緩沖器比高速快取還要小點，

那么，在引入了寫緩沖器后，處理器在執行寫入資料的時候會做什么處理呢？還會直接發送訊息到BUS嗎？

我們來看幾個場景：

（注意x86處理器是不管相應的快取條目是什么狀態，都會直接將每一個寫操作結果存入寫緩沖器）

1、如果此時快取條目狀態是E或者M：

代表此時處理器已經獲取到資料所有權，那么就會將資料直接寫入相應的快取行內，而不會向總線發送訊息，

2、如果此時快取條目狀態是S

• 此時處理器會將寫操作的資料存入寫緩沖器的條目中，并發送Invalidate訊息，
• 如果此時相應快取條目的狀態是I ，那就稱之為寫操作遇到了寫未命中（Write Miss），此時就會將資料先寫入寫緩沖器的條目中，然后在發送Read Invalidate來通知其他處理器我要進行資料更新了，
• 處理器的寫操作其實在將資料寫入緩沖器時就完成了，處理器并不需要等待其他處理器回傳Invalidate Acknowledge/Read Response訊息
• 當處理器接收到其他處理器回復的針對于同一個快取條目的Invalidate Acknowledge訊息時，就會將寫緩沖內對應的資料寫入相應的快取行中

通過上面的場景描述我們可以看出，寫緩沖器幫助處理器實作了異步寫資料的能力，使得處理器處理指令的能力大大提升，

無效化佇列（Invalidate Queue）

其實在處理器接到Invalidate型別的訊息時，并不會洗掉訊息中指定地址對應的資料副本（也就是說不會去馬上修改快取條目的狀態為I），而是將訊息存入無效化佇列之后就回復Invalidate Acknowledge訊息了，主要原因還是為了減少處理器等待的時間，

所以不管是寫緩沖器還是無效化佇列，其實都是為了減少處理器的等待時間，采用了空間換時間的方式來實作命令的異步處理，

總之就是，寫緩沖器解決了寫資料時要等待其他處理器回應得問題，無效化佇列幫助解決了洗掉資料等待的問題，

但既然是異步的，那必然又會帶來新的問題 -- 記憶體重排序和可見性問題，

所以，我們繼續接著聊，

存盤轉發（Store Fowarding）

通過上面內容我們知道了有了寫緩沖器后，處理器在寫資料時直接寫入緩沖器就直接回傳了，

那么問題就來了，當我們寫完一個資料又要馬上進行讀取可咋辦呢？話不多說，咱們還是舉個例子來說，如圖：

此時第一步處理器將變數S的更新后的資料寫入到寫緩沖器回傳，接著馬上執行了第二布進行S變數的讀取，由于此時處理器對S變數的更新結果還停留在寫緩沖器中，因此從高速快取快取行中讀到的資料還是變數S的舊值，

為了解決這種問題，存盤轉發（Store Fowarding）這個概念上線了，其理論就是處理器在執行讀操作時會先根據相應的記憶體地址從寫緩沖器中查詢，如果查到了直接回傳，否則處理器才會從高速快取中查找，這種從緩沖器中讀取的技術就叫做存盤轉發，看圖：

記憶體重排序和可見性的問題

由于寫緩沖器和無效化佇列的出現，處理器的執行都變成了異步操作，緩沖器是每個處理器私有的，一個處理器所存盤的內容是無法被其他處理器讀取的，

舉個例子：

CPU1 更新變數到緩沖器中，而CPU2因為無法讀取到CPU1緩沖器內容所以從高速快取中讀取的仍然是該變數舊值，

其實這就是寫緩沖器導致StoreLoad重排序問題，而寫緩沖器還會導致StoreStore重排序問題等，

為了使一個處理器上運行的執行緒對共享變數所做的更新被其他處理器上運行的執行緒讀到，我們必須將寫緩沖器的內容寫到其他處理器的高速快取上，從而使在快取一致性協議作用下此次更新可以被其他處理器讀取到，

處理器在寫緩沖器滿、I/O指令被執行時會將寫緩沖器中的內容寫入高速快取中，但從變數更新角度來看，處理器本身無法保障這種更新的”及時“性，為了保證處理器對共享變數的更新可被其他處理器同步，編譯器等底層系統借助一類稱為記憶體屏障的特殊指令來實作，

記憶體屏障中的存盤屏障（Store Barrier）會使執行該指令的處理器將寫緩沖器內容寫入高速快取，

記憶體屏障中的加載屏障（Load Barrier）會根據無效化佇列內容指定的記憶體地址，將相應處理器上的高速快取中相應的快取條目狀態標記為I，

四、記憶體屏障

因為說了存盤屏障（Store Barrier）和加載屏障（Load Barrier） ，所以這里再簡單的提下記憶體屏障的概念，

劃重點：（你細品）

處理器支持哪種記憶體重排序（LoadLoad重排序、LoadStore重排序、StoreStore重排序、StoreLoad重排序），就會提供相對應能夠禁止重排序的指令，而這些指令就被稱之為記憶體屏障（LoadLoad屏障、LoadStore屏障、StoreStore屏障、StoreLoad屏障）

劃重點：

如果用X和Y來代替Load或Store,這類指令的作用就是禁止該指令左側的任何 X 操作與該指令右側的任何 Y 操作之間進行重排序（就是交換位置），確保指令左側的所有 X 操作都優先于指令右側的Y操作，

記憶體屏障的具體作用：

五、總結

其實從頭看到尾就會發現，一個技術點的出現往往是為了填補另一個的坑，

為了解決處理器與主記憶體之間的速度鴻溝，引入了高速快取，卻又導致了快取一致性問題

為了解決快取一致性問題，引入了如MESI等技術，又導致了處理器等待問題

為了解決處理器等待問題，引入了寫緩沖和無效化佇列，又導致了重排序和可見性問題

為了解決重排序和可見性問題，引入了記憶體屏障，舒坦，，，

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