前言
之前一直眼饞Sipeed的Tang系列，正好遇到有工程需要高速控制并行總線，就買了NANO 9K和Primer 20K試試水
買回來先拆的貴的20k，結果發現Sipeed設計師有奇怪的腦回路：
- 核心板沒有指示燈，沒有集成下載器
- tf卡在核心板與底板中間藏著，JTAG絲印在背面
- JTAG介面和官方下載器需要扭麻花形式連接
- 調整供電bank需要手動拆除0R電阻，
- 板載晶振27MHz，很奇怪的頻率
結果就是失去了除錯的興趣，隨便寫了個分頻器輸出1pps脈沖了事，
之后拆了NANO 9K，這個就比20K好用多了，板載一串LED，雖然一些板載資源占用了IO，但還是比較方便除錯的，
Sipeed還有個問題就是，例程太少，點燈、點螢屏，沒了，好在高云的手冊比較多，雖然各個功能的手冊是分別發布的，沒有系統教程，但好在詳細，摸索了一天，算是明白了這個工具要怎么用，因此先寫一篇博客記錄一下，
軟體準備
- 前往高云官網下載軟體和各種參考手冊，推薦使用教育版，不用申請license，
- 安裝下載好的云源軟體，我安裝的1.9.8.09教育版，有的教程說要另外下載programmer，該版本已自帶，軟體安裝問題可以參考SUG501手冊，
- 打開軟體，界面功能問題可以參考SUG100手冊，
- 新建工程，點燈測驗，詳見Sipeed點燈例程，
- 綜合、約束、下載之類的基礎操作在例程中已有詳解，這里列一下可能用到的手冊
- 綜合問題在SUG550
- 約束在SUG935和SUG940
- 下載在SUG502
- 其他高級功能樣例在SUG918，所有功能有獨立說明手冊
所以說高云手冊雖然不系統，但好在很詳細
IP核呼叫
IP核怎么呼叫，沒有專門教程參考，僅在SUG100中放了個界面，各各IP核手冊中也只是用Verilog或VHDL實體化原語，搞得我這Verilog入門菜鳥一頭霧水，在此隨手記錄一下IP核呼叫方式，
專案目標
點燈教程中系統時鐘來自于板載時鐘27MHz，這個時鐘我猜測是為了保留3M時鐘基頻，以便精確PLL出如21M、12M、24M等時鐘（那為什么不用21M時鐘，還包含7M基頻），
但是我看27MHz不順眼，于是專案目標就是，利用GW1NR-9C自帶的可編程時鐘，產生一個25MHz頻率，再用這個25MHz進PLL產生100MHz時鐘，同時把25MHz用緩沖器輸出到引腳上，以檢測板子的信號完整性，最后固化到內部Flash，完成燒錄與脫機運行，
這樣，該專案檢測了邏輯單元、IO、IO速率、PLL、CLK，只剩下DSP、SRAM和一些PHY沒測驗了，之后可以寫一個DDS工程，測一下DSP和SRAM，
IP核配置
- 首先是打開IP核界面，選擇時鐘模型，選擇OSC，雙擊
- 可以看到內部可編程時鐘的配置是很簡單的，只需要填一個分頻數就好，該IP核的詳細說明見UG286，具體搭載的時鐘原頻率是多少，不要參考軟體中IP核的說明，要參考IC的Datasheet，如GW1NR-9的DS117的晶振時鐘章節
- 軟體自動生成verilog檔案，自己也可以仿照該檔案直接在主模型檔案中例化原語，
- 在主模型檔案中將該OSC模型實體化
- 接著，在IP核管理界面選擇rPLL模塊，一般使用普通模式即可，填入輸入時鐘、輸出時鐘、誤差容忍度，點擊計算即可自動配置，需注意，有些需求時鐘是不能產生的，或者它自動生成引數后綜合軟體認為不在VCO適用頻率內，這時就需要手動湊數計算了，詳細引數計算綜合報錯時會有，UG286也有計算方法，
- 在主檔案中將該PLL實體化
- 直接在主檔案中將25M時鐘連到OBUF上，輸出帶緩沖的clk_out
- 對點燈例子中的一些計數值稍作修改，即可完成代碼
- 綜合約束，燒錄，燒錄選擇燒錄在內部Flash里，這樣可以離線運行
附
代碼如下：
module led (
input sys_rst_n, // reset input
output reg [5:0] led, // 6 LEDS pin
output wire clk_out
);
reg [31:0] counter;
wire pll_clk;
wire sys_clk;
Gowin_OSC SYSOSC(sys_clk);
Gowin_rPLL APLL(pll_clk,sys_clk);
OBUF uut(
.O(clk_out),
.I(sys_clk)
);
always @(posedge pll_clk or negedge sys_rst_n) begin
if (!sys_rst_n)
counter <= 32'd0;
else if (counter < 32'd49_999_999) // 0.5s delay
counter <= counter + 1'b1;
else
counter <= 32'd0;
end
always @(posedge pll_clk or negedge sys_rst_n) begin
if (!sys_rst_n)
led <= 6'b111110;
else if (counter == 32'd49_999_999) // 0.5s delay
led[5:0] <= {led[4:0],led[5]};
else
led <= led;
end
endmodule
約束：
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