Xilinx FPGA開發板-有解無憂

一、Nexus 4 DDR開發板

Nexus 4 DDR開發板搭載 Xilinx@ artix-7FPGA芯片，是一個打開即用型的數字電路開發平臺，幫助使用者能夠在課堂環境下實作諸多工業領域的應用，

相比早期版本,經優化后的 Artix7FPGA芯片能夠實作更高性能的邏輯，并且能提供更多的容量,更好的性能以及更豐富的資源，

Nexus4DDR開發板集成了USB、以太網和其他埠,能實作從理論型組合電路到強大的嵌入式處理器的多種設計，

幾個內置的外設:包括一個加速度計，一個溫度傳感器,微機電系統數字麥克風，擴音器和大量的I/O設備使 Nexus4DDR在不需要任何其他組件的情況下就能滿足廣泛的設計需求，新一代的 Nexus4DDR最值得被關注的改良是將原先的16MB的 Cellularram升級為128MB的DDR2SDRAM記憶體， Nexus4DDR開發板如圖所示，表4.1給出了 Nexus4DDR開發板功能說明，
（未完）

二、主要外圍介面電路

（1）Nexus4 DDR Artix-7FPGA引腳分配

板卡包含16個撥動開關、5個按鍵、16個獨立的LED指示燈和8位7段數碼管，如圖2所示，

實際應用中，如果誤把分配給按鍵或撥動開關的FPGA引腳定義為輸出將容易出現短路現象，因此，按鍵與撥動開關通過電阻與FPGA相連，以防止短路損壞FPGA，

5個按鍵作為瞬時開關，默認狀態為低電平，當被按下時輸出高電平，撥動開關根據撥動位置產生恒定高電平或低電平信號，

16個獨立高效率的LED指示燈的陽極分別通過3309電阻與FPGA相連，當對應1O引腳為高電平時，點亮相應的LED指示燈，

此外，上電指示燈、FPGA編程狀態指示燈和USB埠狀態指示燈，用戶不能使用，板卡上 Nexus4 DDR Artix7FPGA的引腳分配如表2所示，表中給出了用戶I/O信號、7段數碼管信號與FPGA引腳的對應關系

在這里插入圖片描述

表2

（2）LED燈電路

LED燈電路如圖2所示，當FPGA輸出為高電平時，相應的LED點亮;否則，LED熄滅，板上配有16個LED，在實驗中靈活應用，可用作標志顯示或代碼除錯結果顯示，

（3）撥碼開關電路

撥碼開關電路如圖2所示，使用該16位撥碼開關時需要注意:當開關撥到下擋時，表示FPGA輸入為低電平，

（4）按鍵電路

按鍵電路如圖2所示，板上配有5個按鍵，當按鍵按下時，表示FPGA的相應輸入腳為高電平，在開發學習程序中，建議每個工程專案都有一個復位輸入，這樣有利于代碼除錯

（5）數碼管電路

數碼管電路如圖2所示，板卡使用的是兩個4位帶小數點的7段共陽數碼管，每位都由7段LED組成，每一段LED可以單獨描述，當相應的輸出腳為低電平時，該段位的LED點亮，雖然每一位數碼管都有128種狀態，但是實際中常用的是十進制數，位選位也是低電平選通，

每一位數碼管的7段LED的陽極都連接在一起，形成共陽極結點，7段LED的陰極都是彼此獨立的，如圖4.3所示，共陽極信號用于4位數碼管的輸入信號使能端，4位數碼管中相同段位的陰極連接到一起，分別命名為CA~CG，例如，4個數碼管的D段LED的陰極都連接在一起，形成一個單獨的電路結點，命名為CD，這些7段LED的陰極信號用于4位數碼管顯示，這種信號連接方式會產生多路顯示，用戶必須根據數碼管的陽極使能信號來分別點亮相應數碼管的段位，

為了點亮一段LED，陽極應為高電平，陰極為低電平，然而，板卡使用晶體管驅動共陽極結點，使得共陽極的使能反向，因此ANO ~ AN3、AN4 ~ AN7和CA ~ CG/DP信號都是低電平有效，當AN0 ~ AN3、AN4 ~ AN7為高電平時，數碼管均不亮；AN0 ~ AN3、AN4 ~ AN7為低電平時，對應數碼管的共陽極端為高電平，如果該數碼管的陰極信號CA ~ CG和小數點DP為低電平，則對應LED段點亮，如果ANO ~ AN3、AN4 ~ AN7同時為低電平則數碼管會顯示同樣的內容，
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圖2 板卡外設電路

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圖3 共陽極電路結點/b>

實際應用中，經常需要多個數碼管顯示，一般采取動態掃描顯示方式，這種方式利用了人眼的滯留現象，即多個發光管輪流交替點亮，板卡上的8個數碼管，只要在重繪周期1~ 16ms(對應重繪頻率為60~1000Hz)期間使8個數碼管輪流點亮一次(每個數碼管的點亮時間就是重繪周期的1/8)，則人眼感覺不到閃爍，宏觀上仍可看到8位LED同時顯示的效果，例如，重繪頻率為62.5Hz，8個數碼管的重繪周期為16ms，每一位數碼管應該點亮1/8重繪周期，即2ms，

8位數碼管的掃描控制時序圖如圖4所示，當數碼管對應的陽極信號為高電平時，控制器必須按照正確的方式驅動相應數碼管的陰極為低電平，例如，如果AN1為低電平且保持4ms，7段信號CA、CA和CC為低電平，則對應數碼管顯示為“7”;若AN1無效，AN0低電平有效且保持4ms，7段信號CB和CC為低電平，對應數碼管顯示為“1”，這樣周而復始，則兩個高位數碼管始終顯示為“71”，
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圖4 4位數碼管時序圖/b>

Vivado設計流程（一）新建工程

Vivado設計流程（二）設計檔案輸入

Vivado設計流程（三）功能仿真

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