【博客導航】 【導航】FPGA相關
一、目的
將使用程序中遇到的問題隨時記錄，共享經驗心得，
二、心得隨筆
1、仿真腳本
為避免生成PCS IP之后，仿真時忘記添加引數檔案，可以在仿真腳本中添加以下代碼實作，
1 set IP_DIR "E:/project/HDMI2SDI/code/coregen" 2 #------ this is the parameter file of PCS IP 3 file copy -force $IP_DIR/sdi_pcs_txrx/sdi_pcs_txrx.txt . 4 file copy -force $IP_DIR/sdi_pcs_tx/sdi_pcs_tx.txt .
2、例子工程
在IP生成的目錄下，若有對應的例子工程，通常是后綴為eval的目錄，該目錄下的Readme.htm檔案，提供了子工程的使用建議，非常值得一讀，
=======================
by NicoWei
2019-11-10 07:06:18
=======================
轉載請註明出處，本文鏈接：https://www.uj5u.com/houduan/1997.html
標籤：Verilog
上一篇：基于AHB總線的master讀寫設計（Verilog）
下一篇：專案案例：網上書店資料庫設計