我在做網口出資料的工程。如果不加signaltap或sdc約束檔案，fpga可以正常向PC發資料而且沒有丟包。如果加了signaltap或sdc約束檔案，我看里面信號是正常，但PC就是收不到資料。
如果把signaltap或sdc約束檔案從工程中移除，fpga就能和pc正常通信。我注意到雖然能正常通信，但編譯報告中有這樣的錯誤：
不知道加入signaltap就不行是不是跟這個有關呢。
uj5u.com熱心網友回復：
當然，signaltap實質是占用片上RAM的uj5u.com熱心網友回復：
估計資源用到70%以上了，先砍一些模塊下去做signaltap的抓波形。 搞完了再把signaltap 去掉模塊加回來。他吃資源多了里面的布線就不行了。uj5u.com熱心網友回復：
感覺很有道理 不加signaltap 里面Total memory bits占用到59%。請教一下，一般來說，對于Altera的片子，在保證穩定性的情況下，資源利用率 能達到多少呢？uj5u.com熱心網友回復：
不好意思 我弄錯了。如圖是我能正常通信時的資源占用率。可能并不是資源占用率引起的狀況。
uj5u.com熱心網友回復：
你好，請問樓主找到原因了嗎？我也遇到的相同的問題uj5u.com熱心網友回復：
一般來說是signaltap占用資源過多的問題，建議使用外置邏輯分析儀。uj5u.com熱心網友回復：
你好，我看到了你的這個數字移相器，你還有原工程能給我發下嗎？（沒有積分了）郵箱：[email protected]謝謝了
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