Verilog語法基礎Verilog非編程語言綜合生成實際電路Verilog模塊組成：Module module_name(port_list);埠宣告資料型別宣告電路規范時序規范Endmodule暫存器資料型別：暫存器可以是以下任意之一：暫存器，整數，實數，時間，實時只能在行程宣告、任務或者功能模塊中賦值reg型別變數不能是邏輯門輸出，或者assign陳述句輸出資料默認32位寬十進制數字行程賦值模塊：Initial：用于初始化仿真的行為宣告（被綜合器忽略）用關鍵字assign或者在宣告為wire型別時同時賦值。Always：使用行為宣告，用于描述電路功能每個always和initial模塊代表不同的行程，行程并行運行，在仿真時間0開始，而在行程中的宣告順序執行，always和initial模塊不能嵌套。組塞賦值（=）和非阻塞賦值（<=）阻塞順序執行，非阻塞在時間點的最后同時執行Always行程Always @（a or b or c）組合邏輯對使用的所有輸入敏感（輸入發生變化時觸發）Always @（clk）時鐘電路，對時鐘以及控制信號敏感行為宣告If lese 對條件按照從上到下的順序進行評估，有優先級Case 宣告立即對條件進行宣告，不存在優先級回圈宣告 用于重復運算（while for ）以上三者必須用于always或者initial模塊中，這些行為宣告也可用在時鐘行程中可綜合的語法子集Wire常用于時序邏輯的一條連線，reg在時許邏輯中綜合成暫存器Assign也常用于組合邏輯，always即可用于組合和時序（一般觸發信號為電平為組合否則為時序）
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