使用的是bank32，bank33的管腳作ddr和mig核連接的管腳，ddr使用電平1.35v，建立IP選擇也是1.35，加上簡單的mig驅動程式，頂部就系結了一個時鐘管腳，編譯時綜合過了，在第二步的map報錯，說管腳電平不兼容。（這工程代碼在vivado上驗證過，能跑通，就相當于把工程在ise上重新建一次），
錯誤 關于ip里系結的引腳都報這種錯，從沒有用過LVCMOS18. ，這個電平從哪里來？
ERROR:PhysDesignRules:2407 - Unsupported IO configuration for comp ddr3_dq<0>.
The use of input pin DCITERMDISABLE is not compatible with IO standard
LVCMOS18.
ERROR:PhysDesignRules:2407 - Unsupported IO configuration for comp ddr3_dq<9>.
The use of input pin IBUFDISABLE is not compatible with IO standard LVCMOS18.
ERROR:PhysDesignRules:2407 - Unsupported IO configuration for comp ddr3_dq<9>.
The use of input pin DCITERMDISABLE is not compatible with IO standard
LVCMOS18.
uj5u.com熱心網友回復：
太久沒用過ISE了。你查查ISE里是不是DDR IP的電平約束需要用戶自己創建，而不是像vivado那樣自動生成電平約束啊uj5u.com熱心網友回復：
ISE的mig核創建和vivado是一樣的，也是系結過引腳，在下面驗證一下就自動生成電平標準了，看了一下是正確的，也沒有出現lvcmos18電平標準轉載請註明出處，本文鏈接：https://www.uj5u.com/qita/117158.html
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