zynq 7000系列,vivado block design呼叫clock wizard 產生多路時鐘輸出到PL,clock wizard 輸入來自PL 側MRCC,同時輸出到PL內部邏輯以及普通I/O使用BUFG或者BUFH驅動(同一bank或不同bank),但是在實作的時候出錯,或者是制作bitstream的時候報錯。
想問問大家zynq時鐘輸出到普通I/O有什么要求嗎?輸入需要用時鐘管腳,那么輸出呢?跟時鐘域之間是怎么樣的關系?能否具體說一下當clock wizard 需要同時輸出到內部邏輯和外部I/O時需要怎么進行設定?
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