提出基于FPGA設計混沌信號發生器的一種改進方法，首先，采用Euler演算法，將連續混沌系統轉換為離散混沌系統，其次，基于IEEE-754單精度浮點數標準和模塊化設計理念，利用Quartus II軟體，采用VHDL和原理圖相結合的方式設計混沌信號發生器，最后，在FPGA實驗系統上進行實驗，在示波器上顯示了混沌吸引子的相圖及時域混沌信號，由于采用了基于資料選擇器的面積優化方法，復用耗費邏輯資源較多的浮點運算模塊，大大減少了混沌信號發生器所占用的FPGA邏輯資源，實驗結果證明了該方法的有效性和通用性，
0 引言
用分立元件的模擬電子電路產生混沌信號是目前最常用的方法[1,2]，但元器件容易老化，系統改變不靈活，因此人們考慮能否使用數字器件（如FPGA）代替模擬元件完成相應的功能，以提高混沌保密通信系統設計的靈活性、系統的安全性和實用性，Aseeri, M.A.等人[3]提出用FPGA技術實作Lorenz混沌系統的方法，張鈺等人[4]提出用FPGA技術產生多渦卷超混沌吸引子的新方法，王忠林等人[5]提出了一種基于FPGA 平臺和EDA 開發工具實作混沌吸引子的方法，文獻[3,4,5]所采用的均是DSP Builder技術，而不是根據IEEE-754標準用硬體描述語言來實作的，其主要缺點是不能從根本上解決時序控制等問題，在混沌同步及其在保密通信中的應用受到了限制，周武杰等人[6]提出了基于IEEE-754標準的現場可編程門陣列(FPGA)通用混沌與超混沌信號產生器設計與硬體實作的一種新方法，該方法具有通用性強的優點，并且從根本上解決了時序控制問題，但該方法中，浮點運算器模塊的編程難度較高而且混沌系統占用FPGA邏輯資源較多，本文在文獻[6]的基礎上做了兩點改進：（1）利用QuartusⅡ提供的浮點乘法器和加/減法器的兆功能函式，自定制出滿足設計要求的浮點運算器模塊，無需編程，減低了設計難度，提高了設計效率，（2）采用了基于資料選擇器的面積優化方法，復用耗費邏輯資源較多的浮點運算模塊，基于Altera EP1C3T144C8芯片（僅含有2910個邏輯單元）成功設計并實作了Lorenz、Chen、蔡氏混沌信號發生器，方便起見，本文以Lorenz混沌信號發生器設計和實作為例進行說明，
IEEE-754單精度浮點數格式[7]為32位，如圖1所示，
| 31 | 30 23 | 22 0 |
| S | E | F |
圖1 單精度浮點數格式
其中，第31位是符號位（S），第30至23位是8位的階碼（E），第22至0位是23位的尾數（F），偏移值為127，尾數有一位隱藏位，對于規格化數，0<E<255，值V=(-1)S×2E-127×1.F，
(3)式中常數的十進制格式與IEEE-754單精度格式之間的對應關系如表1所列，
表1系統引數的十進制格式與單精度格式的對應關系
| 十進制 | 單精度 | 十進制 | 單精度 |
| 0.99 | 3F7D70A3 | 0.999 | 3F7FBE76 |
| 0.01 | 3C23D70A | 0.001 | 3A83126E |
| 0.028 | 3CE56041 | 0.9973333 | 3F7F513C |
根據(3)式，用FPGA技術設計Lorenz混沌系統的主要設計理念在于將整個系統劃分為若干個基本功能模塊，主要包括浮點乘法器、浮點加/減法器、資料選擇器、資料分配器、時序控制模塊和數值轉換模塊等主要模塊，現對其作簡要分析，
3.1 浮點乘法器和浮點加/減法器
由(3)式可知，欲實作Lorenz混沌系統，離不開浮點乘法器和浮點加/減法器，利用QuartusⅡ提供的浮點乘法器和加/減法器的兆功能函式，可自定制出滿足設計要求的浮點運算器模塊，無需編程，簡單易行，減低了設計難度，提高了設計效率，
浮點乘法器和浮點加/減法器被存放在QuartusⅡ軟體的安裝目錄下的altera/72/quartus/libraries/megafunctions/arithmetic檔案夾中，其名稱分別是altfp_mult和altfp_add_sub，使用者可通過MegaWizard向導，生成實際可用的電路模塊，并定義好該兆功能函式的各項引數，本設計中，浮點乘法器和浮點加/減法器均采用IEEE-754的32位單精度浮點數格式，輸出反應時間均為10個clk周期，分別占用1399和697個邏輯單元，
3.2 資料選擇器
由(3)式可知，進行一次完整的迭代計算，需做8次浮點乘法運算（因為0.001x(n-1)只需計算一次）以及4次浮點加法或減法運算，此外，因為Lorenz混沌系統的變數x∈(-20,20)，需將其加上某個常數（如20）變為非負數，以便于單極性DA轉換器輸出模擬信號，所以還需做一次加法運算，顯然，若不經優化，僅浮點運算器將占用1399×8+697×5=14677個邏輯單元，
為減少了FPGA芯片邏輯資源的使用量，同時也降低芯片的功耗，本設計采用了基于資料選擇器的面積優化方法，其主要思想是利用速度的優勢換取面積的節約，在系統作業頻率允許的情況下，針對資料通路中耗費邏輯資源比較多的模塊，通過多路選擇的方法進行復用，以減少該模塊的使用個數，達到減少資源使用，優化面積的目的，
本設計正是基于上述面積優化思想，采用了4個32位8選1資料選擇器來復用浮點乘法器和浮點加/減法器各一個，最侄訓于Altera EP1C3T144C8芯片（僅含2910個邏輯單元）成功實作了Lorenz混沌系統，
3.3 資料分配器
資料分配器與資料選擇器的功能正好相反，它用于對浮點乘法、浮點加/減法運算結果進行分配，使其分配到相應的資料暫存器進行寄存，雖然QuartusⅡ軟體沒有現成的資料分配器模塊，但是可以通過VHDL編程自行設計實作，
3.4 時序控制模塊
時序控制模塊為浮點乘法器、浮點加/減法器、資料選擇器、資料分配器等模塊提供時序控制信號，以協調各模塊有序作業，
時序控制模塊采用有限狀態機編程實作，由13個狀態組成，為保證有足夠的時間完成浮點運算，每個狀態保持時間為11個clk周期，編程時，最好采用將狀態暫存器、次態邏輯和輸出邏輯在一個行程里描述的單行程狀態機，這樣輸出信號被鎖存后由時序器件同步輸出，能夠很好地改善毛刺現象，
時序控制模塊的時序仿真結果如圖2所示，
圖2 時序控制模塊的時序仿真結果
圖2中， clk為時鐘輸入信號，reset為復位輸入信號，其余為輸出信號，其中sel為資料選擇器和資料分配器的選擇信號，mul為浮點乘法器使能信號，clk0~clk12為13個32位資料暫存器的時鐘信號，由圖可見，輸出信號沒有出現任何毛刺，
3.5數值轉換模塊
FPGA僅能輸出數字信號，必須外接數模轉換器才能實作數字信號到模擬信號的轉換，本設計中使用的是10位的DA轉換器THS5651，數值轉換模塊用于將32位單精度浮點數轉換成10位的數字量，只有這樣FPGA才可以和THS5651相連，
(3)式所描述的Lorenz混沌系統的狀態變數x∈(-20,20)，z∈(0,50)，為便于單極性DA轉換器輸出模擬信號，需將Lorenz混沌系統的狀態變數x加上20，記為x’，則x’，z∈(0,50)，其32位單精度浮點格式的階碼最大值應為10000100，
數值轉換模塊采用VHDL編程實作，其輸入datain（31downto 0）與輸出資料dataout（9 downto 0）的對應關系如表2所示，
表2 32位浮點數與10位數字量的對應關系
| datain(30 downto 23) | dataout(9 downto 0) |
| "10000100" | "1" & datain(22 downto 14) |
| "10000011" | "01" & datain(22 downto 15) |
| "10000010" | "001" & datain(22 downto 16) |
| "10000001" | "0001" & datain(22 downto 17) |
| "10000000" | "00001" & datain(22 downto 18) |
| "01111111" | "000001" & datain(22 downto 19) |
| "01111110" | "0000001" & datain(22 downto 20) |
| "01111101" | "00000001" & datain(22 downto 21) |
| "01111100" | "000000001" & datain(22) |
| "01111011" | "0000000001" |
| others | "0000000000" |
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