always@(posedge clk or negedge rstz)
begin
if(!rstz)
begin
count <= 3'b0;
w <= 1'b0;
end
else
if(en == 1'b1)
begin
if(count == 3'd4)
begin
count <= 3'b0;
w <= 1'b1;
end
else
begin
count <= count + 3'b1;
w <= 1'b0;
end
end
else
begin
count <= count + 3'b1;
w <= 1'b0;
end
end
else
begin
count <= 3'b0;
w <= 1'b0;
end
end
clk上升沿到來時,en從1到0,if(en == 1'b1)成立嗎?
uj5u.com熱心網友回復:
成立,clk 上升沿到來 en 變化,if 判斷的是en變化前的值轉載請註明出處,本文鏈接:https://www.uj5u.com/qita/181391.html
標籤:硬件設計
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