請看看我！！！ FPGA的輸出信號被拉高是為什么-有解無憂

如圖，用FPGA輸出一個CLK信號，正常信號低電平時為0V左右，而現在出現了如圖二的情況，輸出的信號低電平很高，請問是為什么？

uj5u.com熱心網友回復：

檢查示波器參考地接在哪，示波器水平位置設定。

uj5u.com熱心網友回復：

把波形展開，應該能看到有高頻振鈴疊加在波形上，使高電平拉高，低電平拉到負電平。這一般是PCB阻抗不匹配，時鐘源的阻抗不匹配造成的。一般的時鐘源，包括有源晶振，時鐘芯片輸出、緩沖輸出等的輸出阻抗很小，接近0歐姆。在時鐘源的管腳上串接一個幾十歐姆的電阻，會有效的改善時鐘波形。(阻抗不匹配，時鐘信號會在PCB銅線的兩端反射并與原波形疊加，嚴重時會產生接近100%的反射疊加)

uj5u.com熱心網友回復：

參考 1 樓 xuyaqi029 的回復:

檢查示波器參考地接在哪，示波器水平位置設定。

有兩個AD芯片所需要的時鐘信號都是從FPGA某個引腳產生的，兩張圖分別是測量不同FPGA芯片發出的要給AD芯片的CLK波形，正常產生CLK的引腳如圖一，不正常的如圖二

uj5u.com熱心網友回復：

參考 2 樓 qq_708907433 的回復:

把波形展開，應該能看到有高頻振鈴疊加在波形上，使高電平拉高，低電平拉到負電平。這一般是PCB阻抗不匹配，時鐘源的阻抗不匹配造成的。一般的時鐘源，包括有源晶振，時鐘芯片輸出、緩沖輸出等的輸出阻抗很小，接近0歐姆。在時鐘源的管腳上串接一個幾十歐姆的電阻，會有效的改善時鐘波形。(阻抗不匹配，時鐘信號會在PCB銅線的兩端反射并與原波形疊加，嚴重時會產生接近100%的反射疊加)

這和我的問題好像沒聯系？

uj5u.com熱心網友回復：

如果示波器沒錯，第二張圖中時鐘的低電平被拉高的 1.8v ,從波形上看像是1.8v 鉗位電壓。就是2.5v 接二極管正極，負極接在時鐘信號上。
如果線路沒接錯，設計沒錯，應該是FPGA或AD芯片損壞擊穿，才能有這樣的波形。

uj5u.com熱心網友回復：

參考 5 樓 qq_708907433 的回復:

如果示波器沒錯，第二張圖中時鐘的低電平被拉高的 1.8v ,從波形上看像是1.8v 鉗位電壓。就是2.5v 接二極管正極，負極接在時鐘信號上。
如果線路沒接錯，設計沒錯，應該是FPGA或AD芯片損壞擊穿，才能有這樣的波形。

好的，謝謝

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