PLL 的英文全稱為 Phase Locked Loop，中文名叫鎖相環，屬于模擬電路。該電路的一個特性就是能夠將輸入的周期信號進行分頻和倍頻，并最終輸出一個或多個穩定的，與輸入信號頻率和相位相關的信號。例如，我們將一個 50MHz 的有源晶振產生的時鐘信號接到 PLL的輸入端，然后設定 PLL 的一路輸出的倍頻和分頻系數分別為 5 和 2，則當 PLL 對輸入信號完成鎖定后，就能在該路輸出上得到 125M 的時鐘，然后，我們就可以使用該時鐘信號作為千兆以太網的 GTX_CLK 時鐘信號。另外，對于 SDR SDRAM 存盤器，需要兩路頻率相同，理論相位相差 180 度的時鐘信號，Cyclone IV E 的一路 PLL 最多可以支持 5 路輸出，因此，可以配置一個兩路的 PLL，輸出的倍頻和分頻系數相同，但是第二路信號的輸出相位較第一路相差 180 度，這樣就能產生 SDRAM 存盤器和 SDRAM 控制器作業時分別所需的時鐘信號。總結下來就是 PLL 能夠通過對輸入的時鐘信號進行分頻、倍頻、相位控制，從而得到一路或多路更高或更低的時鐘信號。需要注意的是，Cyclone IV E 中，除了 EP4CE6 和 EP4CE10兩個容量等級的器件只含有兩個 PLL 單元外，其他更高容量的器件均含有 4 個 PLL。
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