Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型型別共有以下五種：
? 系統級(system):用高級語言結構實作設計模塊的外部性能的模型。
? 演算法級(algorithm):用高級語言結構實作設計演算法的模型。
? RTL級(Register Transfer Level):描述資料在暫存器之間流動和如何處理這些資料的模型。
? 門級(gate-level):描述邏輯門以及邏輯門之間的連接的模型。
? 開關級(switch-level):描述器件中三極管和儲存節點以及它們之間連接的模型。
一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊互動的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和程序性的語言，其語法結構非常適合于演算法級和RTL級的模型設計。這種行為描述語言具有以下功能：
? 可描述順序執行或并行執行的程式結構。
? 用延遲運算式或事件運算式來明確地控制程序的啟動時間。
? 通過命名的事件來觸發其它程序里的激活行為或停止行為。
? 提供了條件、if-else、case、回圈程式結構。
? 提供了可帶引數且非零延續時間的任務(task)程式結構。
? 提供了可定義新的運算子的函式結構(function)。
? 提供了用于建立運算式的算術運算子、邏輯運算子、位運算子。
? Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能：
? 提供了完整的一套組合型原語(primitive);
? 提供了雙向通路和電阻器件的原語;
? 可建立MOS器件的電荷分享和電荷衰減動態模型。
Verilog HDL的構造性陳述句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬體描述編程語言，有著類似C語言的風格。其中有許多陳述句如：if陳述句、case陳述句等和C語言中的對應陳述句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些陳述句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
轉載請註明出處，本文鏈接：https://www.uj5u.com/qita/230059.html
標籤：其他硬件開發
上一篇：快來幫幫我