基于FPGA的串口實作

在進行實驗之前要先明白串口通信到底是什么原理：

1.首先串口即串行介面，就是采用串行通信的的方式，將資料位元組拆成一位一位的形式在一條資料線上傳輸，
2.在uart接收資料的時候是將串行資料轉化成并行資料，在發送資料的時候是將并行資料轉化成串行資料進行發送，
3.一幀資料的組成，主要由四部分組成，即起始位、資料位、校驗位核停止位組成
4．波特率就是在一秒內所能傳輸二進制數的位數
對于這個工程來說，信號并不是很多，只需要系統時鐘、系統復位、以及接收資料rxd和發送資料txd，同時只需要三個模塊，即頂層模塊、接收和發送模塊，頂層模塊負責對其余兩個模塊的例化，大概設計思路如下：

設計完成后打開頂層模塊原理圖如下：

接下來我們就開始考慮什么時候開始接收資料，通常情況下資料沒有進行輸入的時候，rxd為高電平，若起始位為低電平表示資料開始傳輸，待傳輸完成后rxd又回到了高電平，所以我們要定義出一個標志位（start_flag）來表示信號傳輸的開始，由于rxd不在同一個時鐘域，所以我們得進行打拍處理，然后再取下降沿，
資料接收開始的標志位我們設定完成，接下來我們需要定義接收資料程序的一個區間（rx_flag），一幀資料都在這個區間內進行接收，rx_flag區間的開始就是start_flag為高電平的時候，但重要的是結束時候在哪里呢，這時候我們要明白一幀資料包括起始位和停止位是十位資料，當傳輸完資料位的最后一位資料時，我們就開始停止，
基于上述，我們得造一個計數器來計數這是第幾位資料(bit_cnt)，但是我們再造這個計數器的時候感覺中間差了一點兒什么，也就是說我們該怎樣得到一位資料傳輸所要的系統時鐘周期數呢，即將系統時鐘頻率除以波特率就得到傳輸一位資料所占的系統時鐘周期數(clk_cnt)，這樣我們需要兩個計數器用來計數一位資料傳輸所需系統周期，以及計數這是第幾位資料，
這就是本次設計的前期步驟，可以參考下列波形圖，結合理解：

接下來的任務就是將接收到的串行資料轉化成并行資料的程序，我們可以線定義一個變數（rx_data）來存盤并行資料，當bit_cnt=1時，rx_data[0]=rxd_d1,以此類推，當bit_cnt=8時，rx_data[7]=rx_d1，注意我們這里不取bit_cnt=0時候的rxd，因為此時的rxd時起始位，并不是我們所需要的資料，到這里我們的資料由串行資料轉化成并行資料結束，但是在這個程序當中，我們需要注意的是我們應該什么時候取輸入出串行資料的值才最準確，我們在此實驗中，取一位資料的中間為置即可.
發送模塊按照該思路設計即可，只是在取資料的時候是在計數器剛開始的時候取出，而不是開計數器中間時刻，另外資料是并行資料轉換成串行資料進行發送的，其余思路不變

代碼如下

1 頂層模塊

module uart_top(
input sys_clk ,
input sys_rst_n ,
input uart_rxd ,
output uart_txd
);
parameter CLK_FREQ = 50_000_000;
parameter UART_BPS = 115200 ;
wire [7:0] uart_data ;
wire uart_rx_done ;
//例化串口接收模塊
uart_rx #(
.CLK_FREQ (CLK_FREQ),
.UART_BPS (UART_BPS)
)
u_uart_rx(
.sys_clk (sys_clk ),
.sys_rst_n (sys_rst_n ),
.uart_rxd (uart_rxd ),
.uart_data (uart_data ),
.uart_rx_done (uart_rx_done)
);
//例化發送模塊
uart_tx #(
.CLK_FREQ (CLK_FREQ),
.UART_BPS (UART_BPS)
)
u_uart_tx(
.sys_clk (sys_clk ),
.sys_rst_n (sys_rst_n ),
.uart_rx_done (uart_rx_done),
.uart_data (uart_data ),
.uart_txd (uart_txd )
);

2 接收模塊如下

module uart_rx(
input sys_clk ,
input sys_rst_n ,
input uart_rxd ,
output reg [7:0] uart_data ,//接收到的資料轉化成并行資料
output reg uart_rx_done //一幀資料傳輸完成
);
parameter CLK_FREQ = 50_000_000;//定義時鐘頻率
parameter UART_BPS = 115200 ;//定義串口波特率
localparam BPS_CNT = CLK_FREQ/UART_BPS;
//停止位為1位，應該拉高
//因為uart_rxd是外面的模塊來的，所以進行打拍處理
reg uart_rxd_d0;
reg uart_rxd_d1;
reg [3:0] rx_cnt;
reg [15:0] clk_cnt ;//接收資料暫存器
reg rx_flag ;//接收程序的標志信號
reg [7:0] rxd_data;//接收資料暫存器
wire start_flag;
//先對進來的串行資料進行打拍處理(初始狀態應該是高電平，因為最開始我要一個起始位，是要下降沿)
always@(posedge sys_clk or negedge sys_rst_n)begin
if(!sys_rst_n)begin
uart_rxd_d0<=1’b1;
uart_rxd_d1<=1’b1;
end
else begin
uart_rxd_d0 <= uart_rxd ;
uart_rxd_d1 <= uart_rxd_d0;
end
end

//接收狀態的起始標志信號，下降沿
assign start_flag = uart_rxd_d1 && !uart_rxd_d0 ;
//當接收起始位開始，就拉高接收資料使能信號
always@(posedge sys_clk or negedge sys_rst_n)begin
if(!sys_rst_n)
rx_flag <=1’b0;
else begin
if(start_flag)
rx_flag <=1’b1;
else if(rx_cnt 4’d9 && (clk_cntBPS_CNT/2-1’b1))//在中間取資料比較穩定
rx_flag <= 1’b0;
else
rx_flag <= rx_flag;
end
end

//開始信號發出后，計數器開始作業
always@(posedge sys_clk or negedge sys_rst_n)begin
if(!sys_rst_n)
clk_cnt <=16’d0;
else if(rx_flag)begin
if(clk_cnt == BPS_CNT -1’b1)
clk_cnt <= 16’d0;
else
clk_cnt <= clk_cnt + 1’b1;
end
else
clk_cnt <= 16’d0;
end

//rx_cnt 計數器
always@(posedge sys_clk or negedge sys_rst_n)begin
if(!sys_rst_n)
rx_cnt <= 4’d0;
else if(rx_flag)begin
if(clk_cnt == BPS_CNT -1’b1 && rx_cnt < 4’d9)
rx_cnt <= rx_cnt +1’b1;
else if(clk_cnt == BPS_CNT -1’b1 && rx_cnt == 4’d9)
rx_cnt <= 4’d0;
else
rx_cnt<= rx_cnt;
end
else
rx_cnt <= 4’d0 ;
end

//串行資料轉換成并行資料
always@(posedge sys_clk or negedge sys_rst_n)begin
if(!sys_rst_n)
rxd_data <= 8’b0;
else if(rx_flag )begin
if(clk_cnt == BPS_CNT/2)begin
case(rx_cnt)
4’d1: rxd_data[0] <= uart_rxd_d1;
4’d2: rxd_data[1] <= uart_rxd_d1;
4’d3: rxd_data[2] <= uart_rxd_d1;
4’d4: rxd_data[3] <= uart_rxd_d1;
4’d5: rxd_data[4] <= uart_rxd_d1;
4’d6: rxd_data[5] <= uart_rxd_d1;
4’d7: rxd_data[6] <= uart_rxd_d1;
4’d8: rxd_data[7] <= uart_rxd_d1;
default: rxd_data <= rxd_data;
endcase
end
else
rxd_data <= rxd_data;
end
else
rxd_data <= 8’b0;
end

//將資料傳出去，同時接收一幀資料完成
always@(posedge sys_clk or negedge sys_rst_n)begin
if(!sys_rst_n)begin
uart_data <= 8’b0;
uart_rx_done <= 1’b0;
end
else if(rx_cnt ==4’d8 & clk_cnt == BPS_CNT-1’b1)begin
uart_data <= rxd_data;
uart_rx_done <= 1’b1;
end
else begin
uart_data <= uart_data;
uart_rx_done <= 1’b0;
end
end
endmodule

3 發送模塊

module uart_tx(
input sys_clk ,
input sys_rst_n ,
input uart_rx_done,
input [7:0] uart_data ,
output reg uart_txd
);
//引數定義
parameter CLK_FREQ = 50_000_000;
parameter UART_BPS = 115200 ;
localparam BPS_CNT = CLK_FREQ/UART_BPS;

//對信號進行打拍處理
reg uart_rx_done_d0;
reg uart_rx_done_d1;
reg [7:0] uart_din ;
reg [15:0] clk_cnt ;
reg [3:0] tx_cnt ;

//發送開始信號
wire start_flag ;//發送開始信號
reg tx_flag ;//發送期間的有效信號

//進來的資料進行打拍處理
always@(posedge sys_clk or negedge sys_rst_n)begin
if(!sys_rst_n)begin
uart_rx_done_d0 <= 1’b0;
uart_rx_done_d1 <= 1’b0;
end
else begin
uart_rx_done_d0 <= uart_rx_done ;
uart_rx_done_d1 <= uart_rx_done_d0;
end
end

//開始信號 start_flag上升沿
assign start_flag = !uart_rx_done_d1 & uart_rx_done_d0;

always@(posedge sys_clk or negedge sys_rst_n)begin
if(!sys_rst_n)
uart_din <= 8’b0;
else if(start_flag)//改了10：55
uart_din <= uart_data;
else
uart_din <= uart_din;
end

//發送資料區間信號
always@(posedge sys_clk or negedge sys_rst_n)begin
if(!sys_rst_n)
tx_flag <= 1’b0;
else if(start_flag)
tx_flag<= 1’b1;
else if(tx_cnt == 4’d9)
tx_flag <= 1’b0;
else
tx_flag <= tx_flag;
end
//進入發送模式后，啟動波特率計數器
always@(posedge sys_clk or negedge sys_rst_n)begin
if(!sys_rst_n)
clk_cnt <=16’d0;
else if(tx_flag)begin
if(clk_cnt < BPS_CNT -1’b1)
clk_cnt <= clk_cnt + 1’b1;
else
clk_cnt <= 16’d0;
end
else
clk_cnt <= 16’d0;
end

//第幾位的資料了
always@(posedge sys_clk or negedge sys_rst_n)begin
if(!sys_rst_n)
tx_cnt <=4’d0;
else if(tx_flag)begin
if(tx_cnt== 4’d9 && clk_cnt == BPS_CNT-1’b1)
tx_cnt <= 4’d0;
else if(tx_cnt < 4’d9 && clk_cnt == BPS_CNT -1’b1)
tx_cnt <= tx_cnt + 1’b1;
else
tx_cnt <= tx_cnt;
end
else
tx_cnt<=4’d0;
end

//開始并轉串行資料
always@(posedge sys_clk or negedge sys_rst_n)begin
if(!sys_rst_n||!tx_flag)//這里改了
uart_txd <= 1’b1;//發1
else if(tx_flag )begin//最開始就發送
if(clk_cnt == 16’d0)begin
case(tx_cnt)
4’d0: uart_txd <= 1’b0;
4’d1: uart_txd <= uart_din[0];
4’d2: uart_txd <= uart_din[1];
4’d3: uart_txd <= uart_din[2];
4’d4: uart_txd <= uart_din[3];
4’d5: uart_txd <= uart_din[4];
4’d6: uart_txd <= uart_din[5];
4’d7: uart_txd <= uart_din[6];
4’d8: uart_txd <= uart_din[7];
//4’d9: uart_txd <= 1’b1;
default: uart_txd <=uart_txd;
endcase
end
else
uart_txd <=uart_txd;
end
else
uart_txd <= 1’b1;
end
endmodule

結果在上位機上驗證