數字邏輯期末知識點總結
以下用A’ 代替 A非
1.若ABCDE為最小項，則它的邏輯相鄰項有5個
決議：邏輯相鄰項有：A’ BCDE、AB’ CDE、ABC’ DE、ABCD’ E、ABCDE’
2.目前我們所學的雙極型集成電路和單極型集成電路的典型電路分別是TTL門電路和CMOS門電路
3.在Verilog程式設計中，程序內部的陳述句是順序陳述句，而其外部的陳述句是并行陳述句
4.將移位暫存器的輸出以一定方式反饋到串行輸入端可構成環形計數器和扭環形計數器
5.消除競爭冒險的方式：修改邏輯設計、引入選通脈沖、增加濾波電容
6.構成移位暫存器不能采用的觸發器為同步觸發器
7.存盤12位的二進制資訊需要12個觸發器
決議：n個觸發器用于存盤n位二進制資訊
8.對于TTL門或非門，其多余的輸入端可以接地
TTL與非門多余輸入端可以懸空，懸空相當于接1，但在實際運行電路中，這樣電路抗干擾不強，所以，TTL與非門多余輸入端一般都接Vcc，
9.觸發器總結：
D觸發器：特性方程：Q* = D
RS觸發器：特性方程：Q* =S+R’ Q , RS=0為約束條件
JK觸發器：特性方程：Q* = JQ’ + K’ Q
T觸發器: 特性方程：Q* = TQ’ + T’ Q
10.數碼暫存器和鎖存器都是由多個D觸發器構成，其中暫存器是邊沿觸發,鎖存器是電平觸發
11.在Verilog HDL源程式中，assign定義的陳述句是并行陳述句
12.三態門的輸出有三種狀態：高電平、低電平、高阻狀態
13.觸發器的1態指Q=1,Q’ = 0，0態則相反
14.在各種電路結構的觸發器中，邊沿RS觸發器的抗干擾能力最強
15.奇偶校驗可以發現奇數位信號出錯，比如1，3，5，7，因為兩個同時出錯后，奇偶性不變，
16.偶檢驗時，當1的個數為偶數，則監督碼為0，當1的個數為奇數，監督碼為1
奇校驗時，當1的個數為奇數，則監督碼為0，當1的個數為偶數時，監督碼為1
17.競爭-冒險的產生是有條件的，有競爭不一定產生競爭-冒險，
例題: 有競爭現象就一定會產生尖脈沖， 錯，不一定
競爭-冒險概念:由于競爭而在電路的輸出端產生于邏輯電平相違背的尖脈沖現象
消除競爭冒險的方式：修改邏輯設計、引入選通脈沖、增加濾波電容
18.共陰極半導體數碼管公共端為低電平，共陽極數碼管公共端為高電平
因為共陰極數碼管公共端為低電平，所以輸入信號為1有效，對應的二極管亮
19.n個觸發器構成的電路，有2n 個狀態，但是環形計數器只會使用n個作為有效狀態，扭環形計數器使用2n個作為有效狀態，
例題：某中規模暫存器內有6個觸發器，用它構成的扭環型計數器模長為12
因為扭環型是2n個有效狀態，6 * 2 = 12
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