前言

在進行數字信號處理的時候，計算是必不可少的，通常情況下，能夠不用乘法器和除法器就不用乘除法器，可以采用移位和加減法的方式來完成計算，但在一些特殊情況下，希望采用乘除法，這時候在FPGA當中就需要專用的IP了，乘除法在FPGA當中實作起來是比較困難的一件事情，若直接在verilog 代碼中使用了乘法或者除法，其實最終對應到電路中，要么是采用大量的block ram來實作，要么是占用DSP資源，這種情況下，對資源的占用是拿捏不準確，因此需要使用專用的乘除法器來實作乘除法，

1. 資料的表示

1.1原碼，反碼，補碼

在進行數字信號處理的時候，這三個碼首先得搞清楚了，例如

資料	原始碼	反碼	補碼
65	01000001	01000001	01000001
-65	11000001	10111110	10111111

正數的原始碼補碼，反碼都是它本身，但是負數就需要注意了，關于如何來計算原始碼反碼補碼，其實也比較簡單，

首先最高位為符號位，余下的都是資料位，
求得資料的絕對值，然后根據資料的正負，在最高位填0或1，正數填0，負數填1，就得到了資料的原始碼，
若資料是負數
- 那么保持最高位不變，其余位按位取反，就得到了資料的反碼，
- 保持高位不變，在反碼的基礎上加1就成了資料的補碼，
  舉幾個簡單例子，就用自帶的計算器這個軟體，調到程式員模式就開始計算，

首先是正數：例如100，那么它的二進制表示就是8’b0110_0100，
在這里插入圖片描述
如果是負數：例如-100，那么他的二進制補碼的表示就是 8’b1001_1100

在FPGA當中，資料都是以補碼的形式存在的，知道了這個，就能夠很好對資料進行運算了，

1.2 對資料求絕對值

由于在FPGA當中，資料都是以補碼的形式存在的，因此對資料進行求絕對值的時候，就比較好操作了，如果一個數是正數，那么這個資料絕對值就是它本身，如果一個數是負數，那么直接按位取反再加一就可以了，

資料型別	求絕對值方法
正數	絕對值就是資料本身
負數	按位取反再加一

還是上面的例子，-100的補碼是8’1001_1100
在這里插入圖片描述
它的絕對值是100，也就是8’b0110_0100，也就是由負數的補碼，按位取反（包含符號位）再加一得到，

1.3 資料位寬的擴展與縮小

在進行資料位寬的擴展的時候，對于有符號數的處理，得格外的小心，最高位一定不能給搞忘了，
舉個簡單的例子：
用8bit表示一個正數100
在這里插入圖片描述
現在用16bit來表示這個數，現在多了8bit，因此多出的高位的8bit，需要用原始資料的最高位來填充，也就是最高位全部填充0，

若用8bit資料表示一個負數 -100；

現在用16bit來表示這個數，現在多了8bit，因此多出的高位的8bit，需要用原始資料的最高位來填充，也就是最高位全部填充1，
在這里插入圖片描述

1.4 定點數

前面寫的都是整數，在FPGA當中如何來表示小數呢，這里就涉及到一個量化的問題，就是用一個整數來表示小數，在FPGA中常用的就是定點數來表示小數，所謂定點就是指小數點的位置是固定的，比如一個數用8位表示，符號位1位，整數位1位，小數位4位，那么如何使用定點數來表示一個這樣的數呢，
比如4.5，按照上面的方式進行定點化，
4.5 × 2 4 = 72 4.5\times 2^{4}= 72 4.5×24=72
可以看到定點化之后的結果是72，其中符號位1位，整數位3位，小數位4位，
在這里插入圖片描述
負數的定點化和正數類似，比如：
? 4.5 × 2 4 = ? 72 -4.5\times 2^{4}= -72 ?4.5×24=?72
在這里插入圖片描述
個人在識別負數的時候，有個個人的小喜好，那就是符號位為1表示這個數是負數，那么最大的負數表示范圍就是-2^N-1(N是資料的位寬)，那么用補碼表示這個資料的時候，就是最大的負數表示范圍加上后面的數，就比如這個 -72，最大的負數表示范圍是-128，再加上后面的符號位后面的數就是結果，(歪門邪道，不可信)
其實可以看作： ? 72 = ? 2 7 + 2 5 + 2 4 + 2 3 -72 = -2^{7} + 2^{5}+2^{4}+2^{3} ?72=?27+25+24+23

1.4.1 量化誤差

在使用定點數的時候，不可避免地會引入量化誤差，這個量化誤差的精度是由需要量化的小數的位寬決定的，比如一個8bit數，最高位符號位，3位整數位，4位小數位，那么量化位寬就是4位，因此量化的最小精度是1/2⁴，也就是0.0625，
在這里舉一個簡單的例子，

對于1.0625在不同情況下，進行定點數的轉化，
case(1) : 8bit數，最高位為符號位，3位整數位，4位小數位
case(2): 8bit數，最高位為符號位，4位位整數， 3位小數位

對于第一種情況：量化的結果為： 1.0625 × 2 4 = 17 1.0625\times 2^{4} = 17 1.0625×24=17
能夠完整地表達出原始的資料，1.0625
在這里插入圖片描述

對于第二種情況：量化的結果為： 1.0625 × 2 3 = 8.5 ? 8 1.0625\times 2^{3} = 8.5\cong 8 1.0625×23=8.5?8
此時由于量化，導致量化后的資料相較于原始資料有了誤差，能表達的資料是1，
在這里插入圖片描述
對比上面兩種情況可以看出，當小數位為3位的時候，對1.0625進行量化的時候，就出現了量化的誤差，這個就是由量化的位寬(量化精度)引起的，

1.4.2 負數的定點化

負數的定點化其實和前面正數的定點化是類似的，只是最終需要取補碼，
例如：最高位為符號位，3位整數位，4位小數位
? 1.0625 × 2 4 = ? 17 -1.0625\times 2^{4} = -17 ?1.0625×24=?17
在這里插入圖片描述
其實和前面一樣的，最高位符號位為1，最大負數表示范圍：-8，因此
? 8 + 2 2 + 2 1 + 2 ? 1 + 2 ? 2 + 2 ? 3 + 2 ? 4 = ? 1.0625 -8+2^{2}+2^{1}+2^{-1}+2^{-2}+2^{-3}+2^{-4}= -1.0625 ?8+22+21+2?1+2?2+2?3+2?4=?1.0625(歪門邪道，且不可信233333333)

2. xilinx除法器IP使用

IP的配置界面如下啦：

設定除法器的型別，基二還是還是查找表，
然后是被除數和除數的位寬，
然后數余數型別，
可以選擇小數和余數，
小數的部分的位寬

在左邊可以看到輸入輸出信號的在總線上所占據的bit，
在這里插入圖片描述

簡簡單單仿個真

// -----------------------------------------------------------------------------
// Copyright (c) 2014-2020 All rights reserved
// -----------------------------------------------------------------------------
// Author 	 : WCC 1530604142@qq.com
// File   	 : tb_divider_sim
// Create 	 : 2020-12-24
// Revise 	 : 2020-
// Editor 	 : Vscode, tab size (4)
// Functions : divider test
// 			   
// -----------------------------------------------------------------------------
`timescale 1ns / 1ps
module tb_divider_sim();

reg                 clk             ;
reg signed [15:0]   divisor         ;
reg signed [15:0]   dividend        ;
reg                 data_in_tvalid  ;

wire                div_valid       ;
wire signed [31:0]  div_data        ;


div_gen_0 inst_divider (
    .aclk(clk),                             // input wire aclk
    .s_axis_divisor_tvalid(data_in_tvalid), // input wire s_axis_divisor_tvalid
    .s_axis_divisor_tdata(divisor),         // input wire [15 : 0] s_axis_divisor_tdata
    .s_axis_dividend_tvalid(data_in_tvalid),// input wire s_axis_dividend_tvalid
    .s_axis_dividend_tdata(dividend),       // input wire [15 : 0] s_axis_dividend_tdata
    .m_axis_dout_tvalid(div_valid),         // output wire m_axis_dout_tvalid
    .m_axis_dout_tdata(div_data)            // output wire [31 : 0] m_axis_dout_tdata
);

initial begin
    clk = 0;
    forever #(10) clk = ~clk;
end

initial begin
    data_in_tvalid = 0;
    dividend = 0;
    divisor = 0;
    repeat(100)@(posedge clk);

    data_in_tvalid = 1;
    divisor = 16'd5;
    dividend = 16'd25;
    
    repeat(30)@(posedge clk);
    divisor = 16'd5;
    dividend = -16'd25;

    repeat(30)@(posedge clk);
    divisor = 16'd5;
    dividend = 16'd12;

    repeat(30)@(posedge clk);
    divisor = 16'd5;
    dividend = -16'd12;

    repeat(30)@(posedge clk);
    divisor = 16'd5;
    dividend = -16'd4;

    repeat(30)@(posedge clk);
    divisor = 16'd5;
    dividend = -16'd4;
end
endmodule

2.3 仿真結果

從輸入的激勵來看，前兩個是能夠被整除的，后面幾個是不能被整除的，
在這里插入圖片描述
這里看一下不能被整除的這幾個，

12/5

這個得到的結果該是2.4,可以看到整數部分是2,小數部分是0.4，
在前面設定IP的時候，可以看到，指示小數部分的資料位寬16bit，其中符號位1位，所以量化精度就是1/2¹⁵，

于是可以計算一下，用15位去量化這個小數的時候，計算出來的結果
0.4 × 2 15 = 13107.2 ? 13107 0.4\times 2^{15}= 13107.2\cong 13107 0.4×215=13107.2?13107
量化后的結果是13107，16進制就是16’h3333，而這也正好是上面仿真的到的結果，
-12/5

這個結果得到的是-2.4，整數部分是-2，小數部分是-0.4，
小數部分量化得到的結果是：

換成16進制表示：

與仿真得到的結果一致，簡直是nice，

2.4 除法器IP的總結

可以看到除法器IP的使用，需要指定除法器的基于型別，除數和被除數的位寬，得到結果的余數型別需要指定，然后還需要注意的是，除法器使用的介面是axis介面的，只有在valid有效的時候，才會開始計算，
同時也還要注意到，除法器得到結果是需要很長的latency的，這個latency可以設定，合適的才是最好的

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