我一個并行ADC，作業頻率40MHz，資料輸出速率2.5Mhz，每2.5MHz，ADC產生一個資料有效的脈沖信號，要等一段時間以后才有資料產生，fpga讀寫adc的頻率是100MHz，現在要把ADC結果通過100MHz的FIFO做FFT，fifo寫資料端要不要生成一個2.5MHz的時鐘，能不能用100MHz作為寫時鐘，每40個周期寫一個資料？
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FIFO 用異步方式，FIFO寫時鐘用ADC 的40MHz,按 AD7760的讀時序控制FIFO寫使能。讀FIFO用100MHz。轉載請註明出處，本文鏈接：https://www.uj5u.com/qita/244916.html
標籤：驅動開發/核心開發
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