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使用Vivado自帶的simulator時，不需要編譯仿真庫，仿真庫本身就存在，它在這里，如下圖，但當使用第三方simulator時就必要要為該simulator編譯專門的仿真庫， 這些仿真庫包括了元件與IP的形為、時序等模型，不編譯是不行的，但只需要開始使用時編譯一次就好，
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上圖中VHDL和Verilog目錄有許多基本元件件的描述，當一個專案想擺脫對某公司器件的依賴時，打算從基本元件自己描述起，比如暫存器，觸發器等，可以直接用來修改，注意檔案所在路徑
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用Vivado的庫編譯工具compile_simlib為Questasim編譯庫時，會在生成庫的目錄（比如放在<questasim_install_dir>\xilinx_lib）下生成一個modelsim.ini檔案，這個檔案如下圖，這個檔案中對庫的參考陳述句都已自動生成，可以直接復制到Questasim自己的modelsim.ini（在<questasim_install_dir>\）中，比自己寫方便多了，
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生成庫有兩種方法：一種是用Vivado的IDE，另一種是TCL命令，
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VHDL語言沒有simprim庫，這點要注意，如下圖
- RTL級仿真、綜合后功能仿真、綜合后時序 仿真、實作后功能仿真和實作后時序 仿真，需要不同的庫支持，如下圖
- 至于每個庫的作用及其他細節，可以參考UG900
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