一個關于qsys sdram的時序問題,希望各位有經驗的大佬給予一些解決方法
將時序進行約束后,其他違規的我都已經改好了
就剩下這一個qsys sdram ip內部的違規我不知道該怎么修改好,
首先我把這個模塊里面把我自己認為該改的都改好了,其他模塊也優化了大概2k LE出來,但對這個違規并沒什么改善
用signaltap ii看讀寫資料時,寫進去資料全為0,但出來同一個地址,資料變化亂跳
時而有資料時而為0,當程式才燒入FPGA時還好,但是跑了一段時間后,現在就嚴重了
困惑了好久,由于原始碼過長,不好粘貼,請各位有遇到過這種情況的大佬能夠給出一個解決方案,謝謝大佬,感激不盡

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這個模塊代碼在這https://ask.csdn.net/questions/7398542轉載請註明出處,本文鏈接:https://www.uj5u.com/qita/255730.html
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