FPGA FIR濾波器設計
最近課程專案中需要用到低通濾波器，對已調信號進行低通濾波，之前用altera的fir ip核來做，但是fir ip核的仿真實在是太難了，一直找不到庫，弄了好久也沒搞好，直接上板用signaltap抓信號的話由于電腦太垃圾編譯一次時間太長，除錯的心累，只好先暫時不用ip核，這兩天看到用matlab軟體生成verilog語言的fir濾波器，感覺挺有意思，記錄一下，
先進入matlab輸入edatool進入濾波器設定界面，
設定想用的窗函式和濾波器型別，設定采樣率和截止頻率(理論上采樣率不低于奈奎斯特頻率)，這里我的測驗波形選用的是一個4Mhz的正弦波和一個0.04Mhz的正弦波的混疊波形，于是我將截止頻率設定為1M，
點擊design fiter之后再點Targets–Generate HDL,選擇語法為verilog，生成filter檔案和tb_filter檔案，
生成的filter檔案有五個信號，我沒有具體研究，我將clk_enable使能信號直接置1，reset信號直接置0，剩下的2個信號連接我的用來測驗的正弦波檔案的時鐘引腳的混疊信號管腳，一個輸出引腳用來觀察濾波之后波形，
最終效果不錯，濾波非常成功，
轉載請註明出處，本文鏈接：https://www.uj5u.com/qita/256706.html
標籤：其他