FPGA的設計藝術（1）FPGA的硬體架構

前言

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FPGA是一個很神奇的器件，工程師可以在上面做游戲或者說工程師每天都在上面做游戲，通過搭積木的方式，還能設計出精美絕倫，紛繁復雜，奇妙無比的電路，這使用器件搭建幾乎是做不到的，因為太龐大！這種設計也只能在FPGA或者專用的IC中能夠實作，IC只能定制，可是FPGA卻可以反復使用，每一次都可以是不同的電路，因此，FPGA目前的應用十分廣泛，在很多關鍵領域，也是香餑餑一樣的存在，

既然FPGA如此之妙，那么對FPGA有一個清晰地認識很有必要！

什么是FPGA？

FPGA是什么？這是一種官方的解釋：

FPGA是一種集成電路(IC)，在制造后可以對不同的演算法進行編程，現代FPGA由多達200萬個邏輯單元組成，可以配置實作各種軟體演算法，雖然傳統的FPGA設計流程更類似于普通的IC（都是適用硬體描述語言設計電路并驗證電路）而非處理器，但與IC開發作業相比，FPGA具有顯著的成本優勢（電路設計完成之后可以直接使用，而不需要繼續流片），并在大多數情況下提供相同的性能水平，與IC相比，FPGA的另一個優勢是它可以動態地重新配置（FPGA的名字就是現場可編程門陣列，即可隨時重新編程，重新配置），這個程序與在處理器中加載程式一樣，可以影響FPGA結構中的部分或全部可用資源，

FPGA的硬體架構

Xilinx FPGA是異構計算平臺（所謂異構，就是有很多不同的部分組成），包括Block RAM、DSP Slices、PCI Express支持和可編程結構，由于所有這些計算資源都可以同時使用，因此它們可以在整個平臺上實作應用的并行化和流水線化，

FPGA的基本結構由以下元素組成，

• 查找表（LUT）–該元件執行邏輯運算，
• 觸發器（FF）–這個暫存器元素存盤LUT的結果，
• 布線資源–將各種元件彼此連接，
• 輸入/輸出(I/O)引腳 - 這些物理埠將資料輸入和輸出FPGA，

這些元素的組合形成了下圖所示的基本FPGA結構，雖然這種結構足以實作任何演算法，但從計算吞吐量、所需資源和可實作的時鐘頻率來看，所產生的實作效率是有限的，

當代FPGA架構將基本元素與附加的計算和資料存盤塊結合在一起，提高了器件的計算密度和效率，這些附加的元素包括：

• 用于分布式資料存盤的嵌入式存盤器(Distributed RAM)
• 鎖相環(PLL)，用于以不同的時鐘速率驅動FPGA結構，（PLL/MMCM）
• 高速串行收發器（Transceiver）
• 片外存盤器控制器（MIG）
• 乘累加模塊

上圖顯示了這些元素在當代FPGA架構上的組合，這為FPGA提供了實作在處理器上運行的任何軟體演算法的靈活性，請注意，整個FPGA上的所有這些元素都可以并發使用，

LUT資源

LUT是FPGA的基本構件，能夠實作N個布爾變數的任何邏輯功能，本質上，這個元素是一個真值表，在這個真值表中，不同的輸入組合實作不同的功能，從而產生輸出值，真值表的大小限制為N，其中N代表LUT的輸入數，對于一般的N個輸入的LUT，表所訪問的記憶體位置數為2的N次方，注意，Xilinx FPGA中N的典型值是6，

LUT的硬體實作可以被認為是連接到一組多路復用器的存盤器單元的集合，LUT的輸入作為多路復用器上的選擇位，在給定的時間點選擇結果，牢記這種表示方法很重要，因為LUT既可以作為函式計算引擎，也可以作為資料存盤元素，

Flip-Flop

觸發器的基本結構包括資料輸入、時鐘輸入、時鐘使能、復位和資料輸出，在正常作業時，資料輸入埠的任何值都會被鎖存，并在時鐘的每個脈沖上傳遞到輸出端，時鐘使能引腳的目的是允許觸發器在一個以上的時鐘脈沖中保持一個特定的值，只有當時鐘和時鐘使能都等于1時，新的資料輸入才會被鎖存并傳遞到資料輸出埠，

觸發器也是FPGA中的存盤資源的一種，一個觸發器可以存盤1bit資料，別看它存盤量小，但是它在FPGA中卻是十分重要的資源，可以這么說，FPGA如果沒有了觸發器，就像水沒有了流動，豈不成了死水，那對于FPGA，豈不成了磚頭，

DSP48 塊

Xilinx FPGA中可用的最復雜的計算塊是下圖所示的DSP48塊，

DSP48塊是嵌入FPGA結構中的算術邏輯單元(ALU)，由三個不同的塊組成的鏈，DSP48中的計算鏈包含一個加/減單元，連接到一個乘法器，再連接到最后的加/減/累加引擎，這條鏈允許單個DSP48單元實作如下形式的函式，

P=Bx(A+D)+C

或

P+=Bx(A+D)

Block RAM以及其他存盤資源

FPGA結構包括可用作隨機存取存盤器（RAM）、只讀存盤器（ROM）或移位暫存器的嵌入式存盤器元件，這些元件是塊RAM（BRAM）、LUT和移位暫存器，

BRAM是實體化到FPGA結構中的雙埠RAM模塊，為相對較大的資料集提供片上存盤，器件中可用的兩種型別的BRAM存盤器可以容納18k或36k位，這些存盤器的可用量是器件特定的，這些存盤器的雙埠性質允許對不同位置進行并行的、同時鐘周期的訪問，

塊RAM（或BRAM）代表塊隨機存取存盤器，塊RAM用于存盤FPGA內部的大量資料，它們是FPGA資料表上四個常見的識別元件之一，其他三個是觸發器、查找表（LUT）和數字信號處理器（DSP），通常FPGA越大、越貴，它的塊狀RAM就越多，既然這在FPGA產品概述的頂部就能找到，那么它一定很重要!

塊狀RAM（有時稱為嵌入式存盤器，或嵌入式塊狀RAM（EBR）），是FPGA的一個分立部分，這意味著芯片上只有這么多塊狀RAM可用，每個FPGA都有不同的數量，所以根據您的應用，您可能需要更多或更少的塊狀RAM，當你成為一個更好的數字設計師時，知道你需要多少就會變得更容易，正如我之前所說，它是用來在FPGA內部存盤 "大量 "資料的，也可以將資料存盤在你的FPGA之外，但那要通過SRAM、DRAM、EPROM、SD卡等設備來完成，

在RAM配置中，資料可以在電路運行期間的任何時間進行讀寫，相反，在ROM配置中，資料只能在電路運行期間讀取，ROM的資料是作為FPGA配置的一部分寫入的，不能以任何方式修改，

如前所述，LUT是一個小存盤器，在器件配置時，將真值表的內容寫入其中，由于Xilinx FPGA中LUT結構的靈活性，這些塊可以作為64位存盤器使用，通常被稱為分布式存盤器，這是FPGA上最快的一種存盤器，因為它可以在結構的任何部分實體化，從而提高了實作電路的性能，

移位暫存器是一個相互連接的暫存器鏈，這種結構的目的是提供沿計算路徑的資料重用，例如與濾波器一起，例如，一個基本的濾波器是由一個乘法器鏈組成的，該乘法器將資料樣本與一組系數相乘，通過使用移位暫存器來存盤輸入資料，內置的資料傳輸結構在每個時鐘周期將資料樣本移動到鏈中的下一個乘法器，

其他資源

上面也說了，FPGA中一些其他的資源，例如Serdes，或者稱為Transceiver，我們在這方面講了太多，也有相應的專題：
例如：

什么是MGTs

注：Serdes通常位于FPGA的專門Bank上，Xilinx稱為MGT BANK，一般位于IOB附近，

BRAM的應用

單埠BRAM配置

塊RAM單埠配置

當只有一個介面需要檢索資料時，單埠塊RAM配置是很有用的，這也是最簡單的配置，對某些應用很有用，一個例子是存盤只讀資料，當FPGA被編程時，這些資料會被寫入一個固定的值，這就是Block RAM的一個特點，就是它們都可以被初始化（這里的例外是Microsemi FPGA，因為它們是不同的架構，所以不能被初始化，）

也許你的應用有一堆校準引數，這些引數只寫一次，并在啟動時讀出，那么一個單埠塊RAM就可以很好的完成這個任務! 或者你需要做8B/10B編碼/解碼，這在以太網，HDMI，SATA，USB等中是很常用的，這些都將是單埠Block RAM的偉大應用，

它們的作業方式都是基于時鐘的，只要Wr En信號不激活，資料將在時鐘周期的正邊沿讀出，地址由Addr指定，讀取值在Rd Data上出來，這是存盤在BRAM中的資料，注意，每個時鐘周期只能讀取一個Rd Data值，因此，如果你的Block RAM有1024個值深，那么至少需要1024個時鐘周期才能讀出全部內容，

在某些應用中，您可能希望將一些資料寫入Block RAM緩沖區，然后在稍后時間將其讀出，這就需要將Wr En高電平驅動一個時鐘周期，而Wr Data將擁有您的寫入資料，對于單埠配置，你可以在埠A上讀或寫資料，你不能同時做這兩件事，如果你想同時讀和寫資料，你將需要一個雙埠塊RAM!

雙埠BRAM配置

塊RAM雙埠配置

雙埠塊RAM(或DPRAM)配置的行為方式與單埠配置完全相同，只是您有另一個埠可用于讀取和寫入資料，埠A和埠B的行為完全相同，埠A可以在埠B向地址200寫入的同一時鐘周期內對地址0進行讀取，因此，DPRAM能夠在一個地址上執行寫入，同時從一個完全不同的地址上進行讀取，我個人發現DPRAM的用例比單埠RAM的用例多，

一個可能的用例是存盤外部設備的資料，例如，你想從SD卡上讀取資料，你可以把它存盤在雙埠RAM中，然后再讀出來，或者您想連接模數轉換器(ADC)，并需要一些地方來存盤轉換后的ADC值，DPRAM將是很好的選擇，此外，雙埠RAM通常被轉化為FIFO，這可能是FPGA上Block RAM最常見的使用情況之一，

FIFO BRAM配置

塊RAM FIFO配置

FIFO的意思是First In First Out，它們在FPGA設計中使用得很普遍，任何時候你需要在兩個介面之間緩沖一些資料，你都會用到FIFO，或者如果你想跨時鐘域，或者你想緩沖一行影像資料并對其進行操作，或者你想把資料送到片外的DDR存盤器上，這些都需要使用Block RAM FIFO，
我有專門的CDC處理就用到了FIFO，可見：FPGA邏輯設計回顧（6）多位元信號的CDC處理方式之異步FIFO