在Xilinx FPGA的開發中，選用block ram(參考pg058)作為RAM的讀寫操作。
在讀資料的程序中存在100ps的延時，如圖
對于延時，在pg058的57頁中，有相關時序顯示，但是沒有對這100ps的延時做具體的解釋
各位大神，有沒有對這個100ps的延時有了解的嗎？求賜教，謝謝！！
uj5u.com熱心網友回復：
預期延時是多少或者多少延時才是合理的，看看偏差百分比uj5u.com熱心網友回復：
您好，我用xilinx自帶的block ram ip exsample code仿真時也是100ps，我的疑問是設計這個ip輸出為什么需要100ps？100ps這個時間是由什么來決定的？
從datasheet上看到，確實設計里面有一個latch，100ps是由latch導致的。但是不理解為什么需要設計這個latch。
uj5u.com熱心網友回復：
物理性質決定的吧，我沒做過FPGA，但接觸各種晶體管的回應時間都是有極限的，大多數ns級的，
你的100ps估計是考慮到實際物理反應時間
uj5u.com熱心網友回復：
你這種說法有一定道理，但是在FPGA應該不是晶體管組成，而且對于時間非常敏感，不可能存在100ps這種物理延遲存在
在IP的datasheet的設計框圖中確實存在latch，只是不知道設計這個latch的理由。
uj5u.com熱心網友回復：
您好，這個問題你解決了嗎，我在仿真程序中也是遇到這個問題，查找了很多資料也沒找到有用的解釋，麻煩你能給我解釋一下嗎uj5u.com熱心網友回復：
最后翻閱了一些資料，確實沒有很明確的答案。
在實際使用中FPGA block memory IP, read latency是1 cycle。
功能是沒有影響的。。
哈哈哈哈，不好意思，沒能給予你正確的解釋。
uj5u.com熱心網友回復：
看一下memory/RAM/DDR/LPDDR 標準spec，里面講的更細一些。如“The read latency (RL) is defined from the last rising edge of the clock that completes a read command (Ex: the second rising edge of the CAS-2 command) to the rising edge of the clock from which the tDQSCK delay is measured. T”。轉載請註明出處，本文鏈接：https://www.uj5u.com/qita/27332.html
標籤：單片機/工控
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