使用海思SPI傳輸資料，24MSPI時鐘下，發現在每兩個byte之后，等待時間會變成，CLK直接被拉低1us多。在12M的時候沒有此現象。這樣導致整體的傳輸速率上，24M并沒有比12M時有什么提高，甚至還變低了。
CLK為12M時候的傳輸波形，上面為CLK，下面為輸出，輸出為全F，可以看到每個byte之間的間隔基本固定
CLK為12M時候的傳輸波形，上面為CLK，下面為輸出，輸出為全F，可以看到每兩個位元組之后，CLK都停止了有1us多的時間
uj5u.com熱心網友回復：
帖子中筆誤，第2張為24M SPI CLK時候的波形圖uj5u.com熱心網友回復：
樓主，解決了嗎？我這邊使用hi3531a的硬體spi去跟FPGA通訊，
設定的speed=20*1000*100，結果示波器測量出來的卻是31.2MHZ(對不上)
設定的speed=10*1000*100，結果示波器測量出來的卻是10MHZ（對的上）
uj5u.com熱心網友回復：
讀資料后的處理的時間，不論是12M還是24M應該基本一樣（CPU主頻不變），轉載請註明出處，本文鏈接：https://www.uj5u.com/qita/27355.html
標籤：驅動開發/核心開發
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