使用Quartus13進行VHDL工程的撰寫與仿真
四川師范大學工學院·徐浩宇
2021.4.19
撰寫代碼
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點擊新建一個工程
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選擇工程保存的路徑，填寫工程名稱，注意，三個圈起來的應該相同
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與上一步的檔案名也相同；
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選擇設備型別，一定要進行選擇，否則后面編譯仿真時可能會出錯
我們使用的開發板芯片為EP4CE10F17C8
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EDA Tools Settings中的仿真工具選擇None,不需要自動進行波形仿真，
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點擊Finish
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點擊新建檔案，選擇 vhdl file
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撰寫vhdl語言程式，以我們上次實驗做的七段顯示譯碼器為例（注意檔案名和器件名一定要一致）
附上本次實驗的實驗代碼：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY yimaqi IS
PORT( bcd: IN STD_LOGIC_VECTOR( 3 DOWNTO 0 );
a,b,c,d,e,f,g: OUT STD_LOGIC);
END yimaqi ;
ARCHITECTURE work1 OF yimaqi IS
SIGNAL dout: STD_LOGIC_VECTOR( 6 DOWNTO 0 );
BEGIN
WITH bcd SELECT
dout <= "0111111" WHEN "0000",
"0000110" WHEN "0001",
"1011011" WHEN "0010",
"1001111" WHEN "0011", --教材有誤！
"1100110" WHEN "0100",
"1101101" WHEN "0101",
"1111101" WHEN "0110",
"0000111" WHEN "0111",
"1111111" WHEN "1000",
"1101111" WHEN "1001",
"0000000" WHEN OTHERS;
a <= dout( 6 );
b <= dout( 5 );
c <= dout( 4 );
d <= dout( 3 );
e <= dout( 2 );
f <= dout( 1 );
g <= dout( 0 );
END work1 ;
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如果剛剛新建的VHDL沒有保存，可以再File里選擇另存為;
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VHDL檔案名和工程名相同；
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右鍵單擊將寫好的檔案設定為頂層檔案
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點擊編譯，沒有報錯即VHDL檔案撰寫成功
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如出現以下內容，是因為專案名稱叫做test，但是找不到這個名稱叫test，頂級模塊的名稱必須與專案名稱一致，
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故更正程式如下所示
生成部件
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將剛才的vhdl檔案生成為部件，并用它進行畫圖，進行如下操作：
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點擊 File->Create/Update->Create symbol files for current file，沒有報錯即可
生成頂層圖
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如果你想用上面的部件畫一個頂層圖，那么就新建一個Block Diagram/Schematic File
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雙擊空白處可調出Symbol界面，在這里可以看到自己工程檔案生成的部件
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選中后點擊OK即可放置在原理圖上,然后進行保存即可，
仿真測驗
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對生成的部件進行仿真測驗，則進行如下操作：
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點擊Processing->Start->Start Test Bench Template Writer，沒有報錯即可
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新建一個University Program VWF檔案
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雙擊左側空白處，可調出Insert Node or Bus視窗
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點擊list按鈕就會顯示出Entity(物體)定義的所有變數，之后全部匯入即可;
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分別給四個輸入信號加上激勵波形，分別為10、20、40、80，滿足BCD碼條件
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保存后點擊Run Functional Simulation，稍等即可彈出仿真后的界面
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【注】此處仿真不出圖，很麻煩，需要新建仿真庫https://blog.csdn.net/u013753393/article/details/50350138<> 參考本文
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另一簡便途徑是，下載ModelSim-Altera，附上下載鏈接：https://pan.baidu.com/s/16nEjS6Tx1NHKpU_e4ale1g 提取碼：1234
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【注】想對哪個檔案進行仿真，就需將哪個檔案設定為頂層檔案，并進行組建編譯，然后重新建立一個VWF檔案，
這樣一個撰寫代碼->生成部件->生成頂層圖->仿真測驗的流程就完成了，
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