功能圖如下：
由PLL（時鐘生成）產生基準時鐘；FPGA內部產生固定的1024位元組位單位的有效資料幀以用作同步的pattern資料，通過LVDS發送出去；同時另一側，FPGA也接收LVDS資料，進行位對齊處理，并且對有效資料進行解串；
一般情況下，LVDS傳輸只有一個固定的時鐘差分對和多個資料差分對，每個時鐘對應地采集多個資料位的資料，
如下：只有1個時鐘和1個資料的LVDS傳輸，1個時鐘周期可以傳輸1位、2位、3位…多個資料位，通常稱這個時鐘和資料的關系為串化因子或解串因子，
每個時鐘周期，
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