要做ldpc編碼的一個小地方，剛學verilog 不是很清楚怎么做，有沒有大牛指教一下
1.系統作業時鐘50MHz。
2.根據輸入的7個數，按照指定的演算法產生6*26個數。
3.輸入的7個數并行輸入，輸出的156個數串行輸出。
4.所設計模塊具備連續作業能力，完成單次運算的時間不超過200個時鐘。即每隔200個時鐘周期，用戶可以輸入新的7個數。
模塊的各個信號的具體定義如下
Module matrix_gen(
clk,
rstn, //復位信號，低有效
param_ena, //輸入引數使能信號，當有效時，埠的引數才會被讀入
pa,pb,pc,pd,pe,pf,pmod, //設定的7個引數信號
dataout, //生成的資料
datacnt, //資料計數
dataena //資料有效指示
);
input clk;
input rstn;
input ena;
input [7:0] pa,pb,pc,pd,pe,pf ;
input [4:0] pmod;
input param_ena;
output [7:0] dataout;
output dataena;
output [7:0] datacnt;
uj5u.com熱心網友回復：
我也在做基于FPGA的LDPC編碼，同問轉載請註明出處，本文鏈接：https://www.uj5u.com/qita/53338.html
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