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【《硬體架構的藝術》讀書筆記】05 低功耗設計(3)

2022-12-15 07:22:17 其他

5.6 在暫存器傳輸級降低功耗

RTL完成時80%的功耗就已經確定,后端不能解決所有功耗問題,

綜合前RTL階段就應講與功耗有關的所有問題解決,

5.6.1 狀態機編碼與解碼

格雷碼在相鄰狀態轉換時僅有一位發生變化,消耗能量更少,此外格雷碼編碼的狀態機也消除了依賴于狀態的組合等式中存在毛刺的風險,

 

 若使用別的編碼風格,仍可以通過讓翻轉頻率最高的狀態有最少的翻轉位數,降低功耗,

另一種方法:把FSM和STG(狀態轉移圖)分解成兩個,若兩個子FSM之間沒有轉換發生,那么只有一個FSM需要供給時鐘,

5.6.2 二進制數表示法

某些應用中,有符號數在切換程序中比補碼更有優勢,

 

 某些只使用積分器求和的應用,補碼在0->1時所有位都會發生變化,而有符號數只有兩位發生變化,

5.6.3 門控時鐘基礎

 

該RTL綜合出的電路在load_cond為真時寫入輸入資料值,否則暫存器值保持不變,該RTL寫法在clock線上推不出任何門控時鐘,后端工具可能產生門控,但是不應依賴于這種方法,

上面這種編碼方式后端環境設定會加入一個門控時鐘取代32個多路復用門,

某些綜合程序中未能識別的情況,可以明確地指定門控時鐘對所有功能進行動態控制,

同樣門控信號和資料通路重組(把容易產生毛刺或者會經常翻轉電平的電路放在電路后級)都應在撰寫RTL時就予以考慮,

5.6.4 獨熱碼多路器

 

 采用獨熱碼編碼,輸出更快更穩定,并且初期就可以將未選中總線隱藏,實作了低功耗的效果,

5.6.5 除掉多余的轉換

轉換后的資料未被采樣,就是多余的,將這樣的轉換去掉可以顯著降低功耗,

 

圖中AB和CD只有一組會最終輸出,所有有一組的轉換是多余的,

 

 優化后的電路只有一組輸出會讀入資料模塊,

 

 5.21中資料會輸入所有模塊,但是只有選中的模塊會輸出,導致了不必要的功耗,

 

 修正好的邏輯消除了多余的轉換,新增邏輯門只將信號輸入到有用的模塊上,降低了功耗,

5.5.6 資源共享

同樣的操作多次使用,避免多個位置重復出現,

 

 

 這里中文版書value1>value2寫成了value1==value2,下面的寫法復用邏輯,同樣可以減小功耗,

5.6.7 使用行波計數器降低功耗

 

 

 使用行波計數器會對STA和綜合工具帶來麻煩,應盡量避免,但是其使用的門更少,電平的翻轉也更少,可以降低功耗,

由于暫存器存在傳播延遲,所以較高位相對于降低有效位更晚發生變化,時鐘行進時有毛刺會導致錯誤的結果,

時鐘行進延時累計,也會導致短暫出現錯誤的值,

 

 

 這種效應在大部分場景可以接受,如控制LED閃爍,但是該信號驅動多路資料選擇器就可能導致錯誤輸出,

行波計數器中每一個階段都產生了一個新的時鐘域,這就需要STA工具處理更多的時鐘域,消耗更多時間,

同時行波計數器會為掃描鏈插入增加難度,

 

 

上面接收電路低有效才讀入資料,相當于把還在轉換的程序給屏蔽掉了,

使用行波計數器必須從正反兩方面加以權衡,

5.6.8 總線翻轉

 當前資料與下一個資料漢明距離大于N/2,將資料反向后傳輸,以減少總線上出現的轉換的位數量,

 

 

 這項技術需要資料伴隨著額外的控制位,表示資料是否已反轉,從上圖可以看出反轉后資料轉換的區別很明顯,(不過感覺資料在傳輸前后的反轉也要算進去 才對呀)

5.6.9 高活躍度網路

思路:將活躍度高的網路從活躍度較低的網路區區分出來,并將其置于邏輯云盡可能深的位置,

 

 

 X變化頻率低,Y是高活躍度網路,圖中將Y=0,Y=1分成兩個邏輯云,再根據Y的值選擇使用哪一個,分開后的邏輯云沒有Y,整體就不活躍了,規模也更小,這樣就可以降低功耗了,

某些降低功耗的EDA工具自動實作上述低功耗策略,

5.6.10 啟用和禁用邏輯云

操作大規模邏輯云(寬加法器、乘法器),在需要時才將其打開,

 

 

 上圖在數字邏輯前加了一個使能,在不需要邏輯云時禁用它,

5.7 暫存器級低功耗技術

5.7.1 技術水平

更先進的硅處理技術,可以額外降低功耗,

5.7.2 版圖優化

版圖階段優化可以顯著降低功耗,理想布線所有有直接關聯的模塊在硅片上都緊密挨在一起,長布線會增加功耗,但是復雜的SoC使得越來越難以達到這種結果,

5.7.3 襯底偏壓

將襯底或合適的阱區電壓偏置,以提高晶體管閾值,減少漏電,

 

 

 閾值電壓升高會影響性能,可以動態偏置,作業模式下保持較小的偏置電壓,保持模式下加強偏置電壓,臣弟便宜效果和工藝尺寸有關,所以在使用更小尺寸時,襯底偏壓的效果會大大降低,

5.7.4 減小訊訓層厚度

把柵訊訓層盡可能做薄,使導通時溝道導電性和性能增至最大,晶體管關閉時將漏電流降到最低,在柵訊訓層厚度1.2nm附近,會產生電子隧道效應的量子力學現象,增加功耗,

5.7.5 多訊訓層器件

同5.7.4,厚訊訓層頭/尾可以用于壓制柵極漏電,

5.7.6 利用定制設計減小電容

 

 亞微米技術中Cw是最主要的一種電容,也是最難估計的,必須將串擾之類的復雜效應考慮在內,

使用定制設計對引數可以有更好的控制,

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