6.1 介紹
流水線通過在較長的組合邏輯路徑中插入暫存器降低了組合邏輯延遲，增加了時鐘頻率并提高了性能，
圖中分別為插入流水線前后的邏輯，長路徑插入暫存器后最大時鐘頻率明顯增加，但是也帶來了額外的開銷，并且增加了系統延遲，
6.2 影響最大時鐘頻率的因素
圖中電路若TCQA、TSB、THB均為0，Fmax就是組合邏輯最大路徑延遲的倒數，
6.2.1 時鐘偏移（Skew）
如圖6.3，時鐘到達B的時間可能相對于暫存器到達A的時間有一些延遲，這種傳播延遲的細小差別，可能對整個系統時序產生無法接受的影響，這種現象也叫做“時鐘偏移”（Skew），
這里感覺說反了，，時鐘延遲小于資料路徑延遲，才是負時鐘偏移，這時，時鐘先于資料到達第二個暫存器，會導致提前觸發暫存器，這樣對保持時間更加友好，但是會導致建立時間更嚴苛，
6.2.2 時鐘抖動（Jitter）
到達電路某一點連續時鐘邊沿之間間隔的變化稱為時鐘抖動tjit，Skew是可預測的，Jitter是不可預測的，只能給一個范圍，
如圖，Jitter會影響始終占空比，
圖中紅線是關鍵組合電路路徑，
根據時序圖可以計算最大周期：
組合延遲部分可以通過添加多個觸發器減少，增加了電路操作的最大頻率，顯著提升電路的吞吐率，
6.3 流水線
流水線通過存盤器件將時鐘周期內關鍵路徑分隔開，減少了關鍵路徑延遲并使電路能以更高頻率作業，流水線增加了各時鐘計算能力，但是由于使用了存盤器單元也增加了負載，
可以計算總延遲：
在插入兩級流水線后：
插入流水線之后的延遲：
加流水線后實作8輸入加法，吞吐率增加到每個時鐘周期計算一次8輸入之和，總延遲為3個時鐘周期，（增大了延遲，提高了吞吐率）
一般來說使用并行電路比復用電路達到同樣的效果在面積和功耗方面的開支更大，因為使用了更多的觸發器和額外邏輯，導致了更多連線，
6.4 解釋流水線----------一個真實的例子
這個例子比較簡單，就是把各個工序分開，進行流水線生產，
6.5 來自流水線的性能提升
如圖兩個暫存器之間有一個大規模組合邏輯矩陣，
流水線延遲是指資料進入流水線的輸入端到經過處理后輸出所消耗的時間，
把同樣的電路插入n級流水線：
單級的周期：
延遲最大的流水線決定了最小周期：
總延遲就是時鐘周期的n倍
理想情況下各級流水線延遲應當相等，使流水線中最大組合邏輯延遲相同，
所以最小可能的時鐘周期為：
最終延遲：
電路速度增加公式可以用插入流水線之后的最大頻率除以插入流水線之前的頻率得到：
由6.3和6.5可以得到：
設暫存器和時鐘開支占總時鐘周期百分比為k
代入6.8：
流水線的性能增加可以定義為：
所以：
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