always @(posedge sys_clk or negedge sys_rst_n) begin
if(!sys_rst_n) begin
clk_cnt <= 4'd0;
dri_clk <= 1'b1;
end
else if(clk_cnt == CLK_DIVIDE/2 - 1'd1) begin
clk_cnt <= 4'd0;
dri_clk <= ~dri_clk;
end
else begin
clk_cnt <= clk_cnt + 1'b1;
dri_clk <= dri_clk;
end
end
初學者有些看不懂上面代碼 能幫忙解釋一下嗎
uj5u.com熱心網友回復:
仿真對照波形就好理解了,還有標題打錯了 是FPGA轉載請註明出處,本文鏈接:https://www.uj5u.com/qita/58759.html
標籤:硬件設計
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