30. FIFO簡單講解(*)
FIFO的本質是RAM， 先進先出
重要引數：fifo深度（簡單來說就是需要存多少個資料）
fifo位寬（每個資料的位寬）
FIFO有同步和異步兩種，同步即讀寫時鐘相同，異步即讀寫時鐘不相同
同步FIFO用的少，可以作為資料快取
異步FIFO可以解決跨時鐘域的問題，在應用時需根據實際情況考慮好fifo深度即可
本次要設計一個異步FIFO，深度為8，位寬也是8.
代碼是學習Simulation and Synthesis Techniques for Asynchronous FIFO Design Clifford E. Cummings, Sunburst Design, Inc.這篇文章的，
百度搜搜很容易找到，雖然是英文的但是寫的確實值得研究。
下面我會對設計的要點進行分析，也是對自己學習程序的一個總結，希望能和大家交流共同進步。
二、設計要點決議
1、讀空信號如何產生？寫滿信號如何產生？
讀空信號：復位的時候，讀指標和寫指標相等，讀空信號有效（這里所說的指標其實就是讀地址、寫地址）當讀指標趕上寫指標的時候，寫指標等于讀指標意味著最后一個資料被讀完，此時讀空信號有效
寫滿信號：當寫指標比讀指標多一圈時，寫指標等于讀指標意味著寫滿了，此時寫滿信號有效
我們會發現 讀空的條件是寫指標等于讀指標，寫滿的條件也是寫指標等于讀指標，到底如何區分呢？
解決方法：將指標的位寬多定義一位
舉個例子說明：假設要設計深度為 8 的異步FIFO，此時定義讀寫指標只需要 3 位（2^3=8）就夠用了，
但是我們在設計時將指標的位寬設計成 4 位，最高位的作用就是區分是讀慷訓是寫滿，具體理論 1 如下
當最高位相同，其余位相同認為是讀空
當最高位不同，其余位相同認為是寫滿
注意：理論1試用的是二進制數之間的空滿比較判斷。
但是這篇文章中確不是這樣比較的，而是用的理論2，這里我解釋一下
由于文章在設計中判斷是讀指標是否等于寫指標的時候，用的是讀寫指標的格雷碼形式（為什么用格雷碼后面解釋），此時若用上面的理論1就會出問題，
因為格雷碼是鏡像對稱的，若只根據最高位是否相同來區分是讀慷訓是寫滿是有問題的，詳情我會慢慢說，請看圖 1
綠色框起來的是0--15的格雷碼，用紅線將格雷碼分為上下兩部分
通過觀察格雷碼相鄰位每次只有1位發生變化，且上下兩部分，除了最高位相反，其余位全都關于紅線鏡像對稱，
7 --> 8 ，格雷碼從 0100 --> 1100 ,只有最高位發生變化其余位相同
6 --> 9 , 格雷碼從 0101 --> 1101 , 只有最高位發生變化其余位相同
以此類推，為什么要說鏡像對稱呢？
試想如果讀指標指向 8，寫指標指向 7 ，我們可以知道此時此刻并不是讀空狀態也不是寫滿狀態
但是如果在此刻套用理論 1 來判斷，看會出現什么情況，我們來套一下
7的格雷碼與8的格雷碼的最高位不同，其余位相同，所以判斷出為寫滿。這就出現誤判了，同樣套用在 6 和 9，5 和 10等也會出現誤判。
因此用格雷碼判斷是否為讀慷訓寫滿時應使用理論 2，看最高位和次高位是否相等，具體如下：
當最高位和次高位相同，其余位相同認為是讀空
當最高位和次高位不同，其余位相同認為是寫滿
補：理論2這個判斷方法適用于用格雷碼判斷比較空滿
在實際設計中如果不想用格雷碼比較，就可以利用格雷碼將讀寫地址同步到一個時鐘域后再將格雷碼再次轉化成二進制數再用理論1進行比較就好了。。
2、由于是異步FIFO的設計，讀寫時鐘不一樣，在產生讀空信號和寫滿信號時，會涉及到跨時鐘域的問題，如何解決？
跨時鐘域的問題：上面我們已經提到要通過比較讀寫指標來判斷產生讀空和寫滿信號
但是讀指標是屬于讀時鐘域的，寫指標是屬于寫時鐘域的，而異步FIFO的讀寫時鐘域不同，是異步的，
要是將讀時鐘域的讀指標與寫時鐘域的寫指標不做任何處理直接比較肯定是錯誤的，因此我們需要進行同步處理以后仔進行比較
解決方法：兩級暫存器同步 + 格雷碼
同步的程序有兩個：
（1）將寫時鐘域的寫指標同步到讀時鐘域，將同步后的寫指標與讀時鐘域的讀指標進行比較產生讀空信號
（2）將讀時鐘域的讀指標同步到寫時鐘域，將同步后的讀指標與寫時鐘域的寫指標進行比較產生寫滿信號
同步的思想就是用兩級暫存器同步，簡單說就是打兩拍，相信有點基礎的早都爛熟于心，就不再多做解釋，不懂的可以看看代碼結合理解。
只是這樣簡單的同步就可以了嗎？no no no ，可怕的亞穩態還在等著你。
我們如果直接用二進制編碼的讀寫指標去完成上述的兩種同步是不行的，使用格雷碼更合適，為什么呢？
因為二進制編碼的指標在跳變的時候有可能是多位資料一起變化，如二進制的7-->8 即 0111 --> 1000 ,在跳變的程序中 4 位全部發生了改變，這樣很容易產生毛刺，例如
異步FIFO的寫指標和讀指標分屬不同時鐘域，這樣指標在進行同步程序中很容易出錯，比如寫指標在從0111到1000跳變時4位同時改變，這樣讀時鐘在進行寫指標同步后得到的寫指標可能是0000-1111的某個值，一共有2^4個可能的情況，而這些都是不可控制的，你并不能確定會出現哪個值，那出錯的概率非常大，怎么辦呢？到了格雷碼發揮作用的時候了，而格雷碼的編碼特點是相鄰位每次只有 1 位發生變化， 這樣在進行指標同步的時候，只有兩種可能出現的情況：1.指標同步正確，正是我們所要的；2.指標同步出錯，舉例假設格雷碼寫指標從000->001，將寫指標同步到讀時鐘域同步出錯，出錯的結果只可能是000->000，因為相鄰位的格雷碼每次只有一位變化，這個出錯結果實際上也就是寫指標沒有跳變保持不變，我們所關心的就是這個錯誤會不會導致讀空判斷出錯？答案是不會，最多是讓空標志在FIFO不是真正空的時候產生，而不會出現空讀的情形。所以gray碼保證的是同步后的讀寫指標即使在出錯的情形下依然能夠保證FIFO功能的正確性。在同步程序中的亞穩態不可能消除，但是我們只要保證它不會影響我們的正常作業即可。
3、由于設計的時候讀寫指標用了至少兩級暫存器同步，同步會消耗至少兩個時鐘周期，勢必會使得判斷慷訓滿有所延遲，這會不會導致設計出錯呢？
異步FIFO通過比較讀寫指標進行滿空判斷，但是讀寫指標屬于不同的時鐘域，所以在比較之前需要先將讀寫指標進行同步處理，
將寫指標同步到讀時鐘域再和讀指標比較進行FIFO空狀態判斷，因為在同步寫指標時需要時間，而在這個同步的時間內有可能還會寫入新的資料，因此同步后的寫指標一定是小于或者等于當前實際的寫指標，所以此時判斷FIFO為空不一定是真空，這樣更加保守，一共不會出現空讀的情況，雖然會影響FIFO的性能，但是并不會出錯，同理將讀指標同步到寫時鐘域再和寫指標比較進行FIFO滿狀態判斷，同步后的讀指標一定是小于或者等于當前的讀指標，所以此時判斷FIFO為滿不一定是真滿，這樣更保守，這樣可以保證FIFO的特性：FIFO空之后不能繼續讀取，FIFO滿之后不能繼續寫入。總結來說異步邏輯轉到同步邏輯不可避免需要額外的時鐘開銷，這會導致滿空趨于保守，但是保守并不等于錯誤，這么寫會稍微有性能損失，但是不會出錯。
舉個例子：大多數情形下，異步FIFO兩端的時鐘不是同頻的，或者讀快寫慢，或者讀慢寫快，慢的時鐘域同步到快的時鐘域不會出現漏掉指標的情況，但是將指標從快的時鐘域同步到慢的時鐘域時可能會有指標遺漏，舉個例子以讀慢寫快為例，進行滿標志判斷的時候需要將讀指標同步到寫時鐘域，因為讀慢寫快，所以不會有讀指標遺漏，同步消耗時鐘周期，所以同步后的讀指標滯后（小于等于）當前讀地址，所以可能滿標志會提前產生，滿并非真滿。進行空標志判斷的時候需要將寫指標同步到讀指標 ，因為讀慢寫快，所以當讀時鐘同步寫指標 的時候，必然會漏掉一部分寫指標，我們不用關心那到底會漏掉哪些寫指標，我們在乎的是漏掉的指標會對FIFO的空標志產生影響嗎？比如寫指標從0寫到10，期間讀時鐘域只同步捕捉到了3、5、8這三個寫指標而漏掉了其他指標。當同步到8這個寫指標時，真實的寫指標可能已經寫到10 ，相當于在讀時鐘域還沒來得及覺察的情況下，寫時鐘域可能偷偷寫了資料到FIFO去，這樣在判斷它是不是空的時候會出現不是真正空的情況，漏掉的指標也沒有對FIFO的邏輯操作產生影響。
4、多位二進制碼如何轉化為格雷碼
二進制碼轉換成二進制格雷碼，其法則是保留二進制碼的最高位作為格雷碼的最高位，而次高位格雷碼為二進制碼的高位與次高位相異或，而格雷碼其余各位與次高位的求法相類似。
我再換種更簡單的描述
二進制數 1 0 1 1 0
二進制數右移1位，空位補0 0 1 0 1 1
異或運算 1 1 1 0 1
這樣就可以實作二進制到格雷碼的轉換了，總結就是移位并且異或，verilog代碼實作就一句：assign wgraynext = (wbinnext>>1) ^ wbinnext;
是不是非常簡單。
5.不同的時鐘速率同步的深入思考
當異步FIFO來同步兩個不同的時鐘域的時候，顯然兩個時鐘的速度是不一樣的，考慮當一個快的時鐘域的信號同步到慢的時鐘域的時候可能會存在計數值跳躍，因為在慢的時鐘域的一個周期快的時鐘域的計數值可能已經增加了多次了，因此就會導致如下的兩個問題：
在同步格雷碼的時候如果格雷碼的值增加了2個然而只采樣了一次就會出現多個位的資料發生變化，這種情況下會導致多bit資料同步問題嗎？
答案是否定的。在同步多bit資料的時候當多個資料位在同步上升沿變化時會出現問題。但是對于快的時鐘域的寫指標的格雷碼在一個時鐘周期只改變一位，因此在慢的時鐘域周圍最多只會有一個位發生變化。
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標籤：硬件設計