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verilog條件陳述句問題

2020-09-17 13:10:37 其他

小白請問，下面的程式為什么if陳述句（條件陳述句）中else后面的內容仿真出來老是執行不了？？
always@(posedge clk)
begin
if(count==1'b0||1'b1)
x<=a;
else
begin
if(x%2==0)
x<=x/2;
else
x<=x*3+1;
num<=num+1;
end
end
endmodule


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always@(posedge clk)
begin
if(count==1'b0||1'b1) //你這個條件無論如何，必將成立，故，無論什么情況，都是執行x=a,藍色指令執行不到
x<=a;
else
begin
if(x%2==0)
x<=x/2;
else
x<=x*3+1;
num<=num+1;
end
end
endmodule

uj5u.com熱心網友回復：

解決了！！謝謝

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