當一個陳述句同時處理多個加法的時候,結果會出現誤差,
比如“ ADC_out_Z <= L_15 + L_14 + L_13 + L_12 + L_11 + L_10 + L_9 + L_8 + L_7 + L_6;”
同時處理十個資料進行加法時會導致結果不正確,超過十個以上更是如此。這是什么原因呢?
uj5u.com熱心網友回復:
你確定不是在測驗嗎?Verilog不是C語言,它是用來描述硬體電路的。
若有多個數相加,建議分成兩兩相加,中間可能需要插DFF,能提高電路作業頻率。
uj5u.com熱心網友回復:
兩兩相加的話會對時序方面的要求更加復雜,今天我嘗試了一下5個資料相加,分成多組,計算結果就正常了。是因為FPGA無法同時處理這種多個加法的賦值嗎,就比如說是,對多個加法,需要用到的門電路過多,無法保證正確的結果?uj5u.com熱心網友回復:
邏輯層級過多,時序不滿足。轉載請註明出處,本文鏈接:https://www.uj5u.com/qita/78628.html
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