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上一章介紹了數字電路的重要概念原語，可以用來做門級的元件，這一章里，我們在原語的基礎上再引入模塊的概念，
Verilog模塊
模塊就是電路的具體描述了，當然上一章的原語也是用來描述電路，但一般原語是為了構造門級或者不可分割的元件級電路，而模塊則是包含更廣的需求，拿來設計更為復雜的電路，比如我們可以用Verilog模塊來描述一段4位加法器，
module add4(in1, in2, cin, out); input [3:0]in1, in2; input cin; output [4:0]out; assign out = in1 + in2 + cin; endmodule
以上是RTL(Register Transfer Level)，不能直接反映電路的形狀(雖然在不優化的情況下與粗粒度上的電路存在對應關系)，如果用門級電路來描述就比較多，不過我們門級描述其實可以引入分層設計，以下體現分層設計的思想，
先設計一個半加器(Half adder)，也就是兩個bits(姑且稱為a、b)的輸入，把兩者看成1位二進制數，求和得到一個2位二進制輸出(稱低位為s,高位稱為c)，于是很容易得到，用一個異或門得到低位輸出s，用一個或門得到高位輸出c，Verilog描述如下：
module half_add(a, b, s, c); input a, b; output s, c; xor u1(s, a, b); and u2(c, a, b); endmodule
于是用兩個半加器和一個或門級聯就得到了一位的全加器，這應該是在學習數字電路的時候我們都會很熟悉的結果：
用Verilog描述：
module full_add(a, b, cin, out); input a, b, cin; output [1:0]out; half_add u1( .a(a), .b(b), .s(s1), .c(s2) ); half_add u2( .a(s1), .b(cin), .s(out[0]), .c(s3) ); or u3(out[1], s2, s3); endmodule
最終，4個全加器級聯成1個4位加法器：
module add4(in1, in2, cin, out); input [3:0]in1, in2; input cin; output [4:0]out; wire c0, c1, c2; full_add u1 ( .a(in1[0]), .b(in2[0]), .cin(cin), .out({c0, out[0]}) ); full_add u2 ( .a(in1[1]), .b(in2[1]), .cin(c0), .out({c1, out[1]}) ); full_add u1 ( .a(in1[2]), .b(in2[2]), .cin(c1), .out({c2, out[2]}) ); full_add u1 ( .a(in1[3]), .b(in2[3]), .cin(c2), .out(out[4:3]) ); endmodule
我們在設計數字電路的時候，無論是用原始的原理圖設計，還是使用HDL設計，一個大一點的設計一般都是如此級聯或分層，某些時候可以借助軟體的設計思想，比如可以提取公共的公共的功能，單獨設計模塊，然后在不同的地方例化，Verilog甚至有parameter這樣的東西，使得相同的設計在不同的例化中成為不同位數的電路，
圖
很多結構化的模型里都會有圖(graph)的概念，比如在流計算、神經網路，地圖、網路中對于路由的計算等，
比如上面這個電路，一共存在a、b、c、d、e、f、g七個在門之間傳遞信號的連接線，連接了一個非門、一個或門、一個異或門和一個與門，
我們把這些門看成是圖的點，而把兩個點之間的連接看成是一個有向邊，也就是一個連接線可能不止對應一條邊，這樣電路圖就是一個有向圖了，可是我們很快發現a、b、c、d只有一個點可以連，無法構成邊，這顯然不符合圖論，但同時，我們意識到a、b、c、d正好是整個電路對外的輸入/輸出信號，于是為了圖的完整，我們再為每個輸入/輸出造特殊的頂點型別，這類頂點只與具體輸入/輸出信號連接，這樣，圖就完整了，實際上，大多數EDA引入原理圖輸入的時候都會引入這樣的一個標記，以下是QuatusII畫的原理圖
于是我們得到之前要表示的電路的圖中所有的邊與頂點如下：
頂點：
A : input-pin(a)
B : input-pin(b)
C : input-pin(c)
D : output-pin(d)
E : not-gate([a],[e])
F : or-gate([b,c],[f])
G : xor-gate([e,f],[g])
H : and-gate([e,g],[d])
邊：
A->E
B->F
C->F
E->H
E->G
F->G
G->H
H->D
結合上一節所說，再次確定一下，一個模塊所表示的圖的頂點可能是input/output、原語或者別的模塊，
我們知道，時序電路里的基本元件，比如各種鎖存器、觸發器，是用各種組合電路反饋得到的，反饋對應于有向圖有環，實際上，很多HDL是支持反饋的，比如verilog，完全可以成功仿真，但反饋是要靠不同的手段才可以推出其邏輯語意，并且實際中一般不會如此方式設計電路，所以暫時可以不支持反饋，
表示
于是，我們模塊中所需要的就是要去表示上節提到的圖，這就涉及到有向圖該如何表示，實際上我們有很多不同的方法來表示，
還是以這個圖為例，
以下幾個list可以描述圖中所有的頂點，
(input-pin a)
(input-pin b)
(input-pin c)
(output-pin d)
(not-gate (a) (e))
(or-gate (b c) f)
(xor-gate (e f) (g))
(and-gate (e g) (d))
以上只是用Lisp的括號來表示的list，實際上并不是十分嚴格，其實這些也攜帶了有向圖的各個邊的資訊，于是如果以上8個頂點的list分別為s1~s8，那么(s1 s2 s3 s4 s5 s6 s7 s8)就是整個電路圖了(雖然如此效率比較低一點，因為邊不是直接存盤的，需要搜索)，
介面
類似于像第一章例子中構造異或這樣的復雜門級那樣，我們也可以模仿一下像以下這樣定義本章例子電路模塊，
(define (newmodule input output edge) (let ((a (car input))
(b (cadr input))
(c (caddr input))
(d (car output))
(e (make-wire)) (f (make-wire)) (g (make-wire))) (make-primitive-instance not-gate (list a) (list e)) (make-primitive-instance or-gate (list b c) (list f)) (make-primitive-instance xor-gate (list e f) (list g)) (make-primitive-instance and-gate (list e g) (list d))))
這是希望和上一章的原語采用相同的語意，然而，和原語不一樣的是，模塊可以表示更復雜一些的電路：原語里的時序電路，所有的狀態都在輸出上；而更加復雜一些的電路，狀態可能不止輸出這些信號，
比如以下verilog描述的模塊
module test ( reset, clk, en, in, out ); input reset, clk, en, in; output out; reg [1:0]cnt; assign out = cnt[1]; always@(posedge clk or posedge reset) if(reset) cnt <= 2'b00; else cnt <= cnt + 2'b01; endmodule
其中的輸出信號out并不代表著電路的所有狀態，得再加上內部的cnt[0]在一起才是整體的狀態(out是cnt[1])，
于是，我們不得不去想，我們的module不大可能是和原語同一個介面了，我們回頭再想一想，之前Scheme描述的原語實作的是無副作用的函式，也就是數學意義上的函式，而我們實際上可以引入副作用的方式來設計函式，我們可以把狀態綁在module內部所有的wire上，這種方法第一章中提到過，
那么，模塊函式應該包含著建立上一節所提到的有向圖結構以及建立相應每個wire的狀態的資訊，模塊實體化則是函式回傳一個帶有副作用的閉包，引數edge是沒有必要了，模塊需要回傳的最主要資訊還是有向圖結構資訊，那么介面只需要洗掉掉edge，可以如下：
(define (newmodule input output) (let ((a (car input)) (b (cadr input)) (c (caddr input)) (d (car output)) (e (make-wire)) (f (make-wire)) (g (make-wire))) (make-primitive-instance not-gate (list a) (list e)) (make-primitive-instance or-gate (list b c) (list f)) (make-primitive-instance xor-gate (list e f) (list g)) (make-primitive-instance and-gate (list e g) (list d))))
上面長的不太像數字電路設計，我們其實也可以考慮寫成下面這樣：
(module newmodule (input a b c) (output d) (wire e f g) ( (p not-gate (a) (e)) (p or-gate (b c)(f)) (p or-gate (e f) (g)) (p and-gate (e g) (d)) ) )
這樣的代碼熟悉數字設計的朋友看起來會覺得比較熟悉，其中(p not-gate (a) (e))中最前面的p是用來區分原語和模塊，如果填寫字母m則代表模塊，原因在于我這里原語和模塊并沒有統一，但如果統一了，則不需要這個標志了，
包括Scheme在內的所有Lisp都有一種神奇的本領叫宏，讓上述看起來面目全非的代碼轉換成之前要寫的函式，
其他
本章只是提到了一些思想，其實我們還有很多可能需要繼續改造或者直接放棄的地方，以下列出幾點：
1.系列并沒有給出inout，沒有三態門，
2.線與邏輯似乎并不好實作，
3.原語和模塊沒有統一，
4.只能做實作級的描述，無法做像verilog/VHDL那樣的RTL，其實這里可以引入宏，來展開比較復雜運算式，
5.將來為了仿真的方便，不考慮支持反饋，畢竟反饋在數字設計里用處不大，
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