請教一下,MATLAB中的這兩句話(我是用在自動增益控制中的),怎么用Verilog描述呀,因為最近在用vivado做agc模塊,還請各位大佬幫我看看
for n=2:length(RE_IN)
yout_RE(n)=gainAGC_RE(n-1)*x_IN(n);
gainAGC_RE(n)=gainAGC_RE(n-1)+Loop_gain*(refer_C-yout_RE(n));
end
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