所謂 18*18 乘法器，就是乘數和被乘數輸入寬度最大為 18 位的乘法器，由于乘法器電路實作起來較為復雜，如果使用通用邏輯電路來搭建，雖然也能實作相應的功能，但是性能會受到較大的限制，無法運行在較高的時鐘頻率，從而拉低整個設計的時序性能。同時，使用通用邏輯搭建乘法器，也會消耗較多的芯片面積，不利于降低成本和功耗。因此，Cyclone IV E 中集成了一定數量的硬體乘法器，數量視 FPGA 具體型號，從 15 個到 266 個不等，這些硬體乘法器默認都是 18 位的輸入位寬。而所謂的硬體乘法器，就是該乘法器電路使用了硬線邏輯設計，在芯片版圖設計時功能和布局已經固定，即使不使用，這些乘法器電路也是存在的。每個 18 位的硬體乘法器都可以拆分成 2 個 9 位的硬體乘法器使用，或者也可以使用多個硬體乘法器級聯實作更高位寬的乘法運算。當我們需要使用 FPGA 進行高速的乘法運算的時候，使用嵌入的硬體乘法器無疑是比較經濟且高效的選擇。
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