實驗內容
1. 學習ISE工具軟體的使用及仿真方法
2. 學習FPGA程式的下載方式
3. 熟悉Nexys3實驗板
4. 掌握運用Verilog HDL 進行結構描述與建模的技術和方法
5. 掌握二進制全加器的原理與設計
解決方法
1. 分析二進制全加器的輸入輸出，然后得出兩個輸出埠的門電路，
2. 使用ISE內部門級電路進行組合，最后實作實驗所需的效果
3. 代碼展示：
頂層模塊：
module First_Experiment_Add(A,B,Ci,F,C);
input A,B,Ci;
output F,C;
xor XU1(F,A,B,Ci),
XU2(Q,A,B);
and AN1(W,Q,Ci),
AN2(E,A,B);
or OR1(C,W,E);
endmodule
測驗模塊：
module test;
// Inputs
reg A;
reg B;
reg Ci;
// Outputs
wire F;
wire C;
First_Experiment_Add uut (
.A(A),
.B(B),
.Ci(Ci),
.F(F),
.C(C)
);
initial begin
A = 0;
B = 0;
Ci = 0;
#100;
A = 1;
B = 0;
Ci = 0;
#100;
A = 1;
B = 1;
Ci = 0;
#100;
A = 1;
B = 1;
Ci = 1;
end
endmodule
轉載請註明出處，本文鏈接：https://www.uj5u.com/qita/238546.html
標籤：其他