時鐘和資料恢復(CDR)電路原理——基于PLL

作者：夏風喃喃

在光通信系統中，光接識訓接收并放大的資料流是不同步而且有噪聲的，
為了后續處理，定時資訊，時鐘必須從資料中提取出，以便同步作業，
而且資料必須“重定時”，以便去除傳輸程序的抖動，
時鐘提取和資料重定時被稱為“時鐘和資料恢復”（CDR），

參考：
(1)Behzad.Razavi(著)，模擬CMOS集成電路設計
(2)Behzad.Razavi(著).林云(譯)，光通信集成電路設計(第二版)
(3)Behzad.Razavi，UCLA，“Challenges in the design high-speed clock and data recovery circuits”
(4)SerDes interface參考設計_CDR設計,作者：yijingjing17

一.CDR基本原理

時鐘資料恢復主要完成兩個作業，一個是時鐘恢復，一個是資料重定時，也就是資料的恢復，時鐘恢復主要是從接收到的 NRZ（非歸零碼）碼中將嵌入在資料中的時鐘資訊提取出來，通常 CDR 是一個有振蕩器的反饋環路，通過環路調節振蕩時鐘的相位來跟蹤輸入資料中的嵌入時鐘，通過分析 NRZ 碼的特征可以知道，在隨機二進制資料的譜密度中，沒有包含資料速率處的譜線，即沒有時鐘提取所需要的直接資訊，為了找到時鐘資訊，一般采取的辦法是邊沿檢測技術，為了確定最終的采樣時鐘相位，CDR 中還必須有相位誤差檢測電路，
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通常 CDR 結構中包含一個鎖相環（Phase Locked Loop，PLL）模塊，用來調節恢復時鐘的頻率并補償由于工葉訓溫度的變化而導致的頻率變化，典型結構的PLL 的捕獲范圍是很小的，而且當輸入資料是隨機碼的時候，更難獲得捕獲，因此大多數 CDR 電路中采用了稱為“頻率輔助捕獲”的方法，這種方法是通過頻率鎖定環路，使得壓控振蕩器（Voltage-ControlledOscillator，VCO）的振蕩頻率向接收的資料速率方向變化，直到 VCO 輸出振蕩頻率的誤差達到所要求的某個范圍內，才使 PLL 的相位鎖定環路作業，完成相位的鎖定和資料的重定時，頻率輔助捕獲可以通過外部參考時鐘來實作，也可以不用外部參考時鐘，如果有外部參考時鐘，頻率捕獲可以通過一個有鑒頻鑒相器（Phase Frequency Detector，PFD）的二階 PLL 來實作，

二.鑒頻器

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使用三個觸發器構成數字鑒頻器用于將Din和VCO輸出的CKi的頻率捕獲與跟蹤，上圖展示了鑒頻器結構與傳輸特性，下圖展示了(a)CK頻率大于資料位元率與(b)CK頻率小于資料位元率的頻率捕獲與輸出波形，

三.鑒相器

鑒相器的功能使CK與Din的頻率精確相等，相位保持特定關系，完成鎖相功能，

1.Hogge鑒相器

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(a)實作了Hogge鑒相器的基本功能，但輸出的比例脈沖的時間平均和資料沿的密度有關，所以(b)中加入了一個對B的延遲作用的DFF，用于和B異或生成一個脈寬為CK/2的參考脈沖，最后用比例脈沖X的時間平均減去Y的時間平均作為輸出，
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2.Alexander鑒相器

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圖(b)用四個觸發器實作三個邊沿的采樣，實作VCO的控制電壓，如下圖，分別檢測了時鐘遲和時鐘早的鎖相情況，

3.半速鑒相器

時鐘的頻率是資料位元率的一半，采用D鎖存器構建半速鑒相器，同樣產生比例脈沖，再通過參考脈沖實作VCO控制電壓的產生，
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四.CDR的結構——基于PLL

如圖所示為無參考時鐘的CDR 結構，由一個頻率鎖定環路和一個相位鎖定環路組成，鑒頻模塊 FD（FrequencyDetector）來實作 VCO 輸出時鐘頻率與輸入資料 D(in)的比較，在 CDR 剛開始作業或者失鎖時，FD 開始作業，并通過CP（Charge pump，電荷泵）和 LF（Low-pass Filter，低通濾波器）產生控制電壓，使得VCO的振蕩頻率接近輸入資料速率，一旦頻率落在相位鎖定環路捕獲范圍內，就由PD（PhaseDetector，鑒相器）的輸出來控制VCO 的輸出時鐘相位鎖定到輸入資料相位上，
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此外，還有基于延遲鎖相環(DLL)，相位插值(PI)，注入鎖定(IL)，過采樣，FPGA同頻多相時鐘采樣，基于資料延遲鏈結構的CDR，相關概念可參考SerDes interface參考設計_CDR設計,作者:yijingjing17，

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