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?1. 引言

??PCIe從Gen1到Gen5，幾乎每更新一代都要速率翻倍，從Gen5到Gen6，不翻倍都感覺對不起PCIe這個詞，隨著PCIe傳輸速率的提高，信道衰減越來越大（32GT/s信道衰減32dB），帶寬壓力也越來越大，若繼續采用NRZ信號，巨大的64GT/s的傳輸速率要采用64GHz的時鐘頻率，這在物理實作上的確是極其困難的，信道衰減也是難以承受的，痛則思變，帶寬不好提我提帶寬利用率嘛，NRZ不行我換更高階的調制技術就好了——大家第一個便想到了NRZ的好姐妹PAM4，

??單就調制技術理論而言，PAM4早就是老生常談了；在實踐方面，且不談低速應用，在高速互聯領域基于PAM4的應用也不乏先例：資料中心400G以太網和5G互聯網路50G光收發模塊等等，PCIe 6.0一出，再次把PAM4推上風口浪尖，對PCIe而言，采用PAM4信令仍不失為一種顛覆性技術，何處此言？PCIe從Gen1到Gen5可是一直都用NRZ信令的，NRZ陪伴PCIe風風雨雨幾十年，現如今換成PAM4了，能不叫顛覆？

??作為一個老通信人，本不太想講太多NRZ和PAM4調制技術，因為這兩種調制技術實在是太基本了，Hello World 級別的難度，三百六十行，我行你不行——隔行如隔山、術業有專攻，還是存在相當一部分的軟體、嵌入式、IC人才們不清楚PAM4是何方神圣，從NRZ到PAM4，孰是孰非，總得有個說法吧？且聽我慢慢道來——

?2. 舊識與新歡：NRZ與PAM4基本介紹

??PAM（Pulse Amplitude Modulation），脈沖幅度調制，一種把資訊加載在信號幅度上的調制技術，資訊不同發送的信號幅度（強度）也不同，

??NRZ（Non-Return-to-Zero），不歸零編碼，是一種兩電平調制技術（PAM2），采用高、低兩電平分別代表邏輯信號1、0，NRZ每個符號周期表示1bit邏輯資訊，眼圖有一個張開的眼睛，

??PAM4，四電平脈沖幅度調制，采用4個不同的信號電平傳輸信號，每個符號周期表示2bit邏輯資訊，眼圖有3個張開的眼睛，

?3. PAM4，憑啥你能行？

3.1 PCIe愛上PAM4的N個理由

• 速率更高，相同波特率下，PAM4資料速率是NRZ的兩倍，
• 帶寬路利用率更高，帶寬利用率也為NRZ的兩倍，
• 相同資料速率時信道插入損耗（衰減）更低，相同發送發送功率下， 發送頻率越大插入損耗越大，同等條件下PAM4的發送頻率僅為NRZ的一半，其插入損耗更低，信道衰減不變的情況下，PAM4發送的資料速率時NRZ的兩倍，
• ……

3.2 PAM4就完美無瑕了？

3.2.1 人非圣賢，孰能無過

??跟NRZ比，PAM4當然有缺點，如下：

• 信噪比低、碼間干擾大、誤碼率高，根據圖1，PAM4單個眼睛的張開高度僅為NRZ高度的1/3，信噪比比NRZ低9.54dB，顯然PAM4對噪聲更敏感、更容易收到噪聲影響，相同傳輸條件下接收誤碼率更高，NRZ眼圖有2個跳變沿，PAM4有12個跳變沿，PAM4從四個電平來回跳的時候必然回引起轉換抖動，使得PAM4的眼寬降低至NRZ的1/2-2/3，也就是說，眼小，眼還窄，你就說解調器的壓力大不大？
• 功耗大，相比NRZ，PAM4有3個眼睛，這3個眼睛并不是對稱的，需要獨立處理，為了能有3個漂亮的眼睛，無論是發送端預補償還是接收端均衡，都有至少3倍的作業要做，PAM4要做的作業都比NRZ多得多，這都耗能，
• 實作成本高，為了后向兼容，在保留既有NRZ電路及邏輯的情況下，從PHY到物理層每個級別都要實作PAM4，成本噌噌噌，

3.2.2 格局打開，放眼全域

??有些缺陷時可以彌補的，不能彌補的為了全域收益也可以忍：

• 誤碼率高——為了降低誤碼率，加入了FEC前向糾錯機制，加之采用格雷碼編碼，僅以不降低誤碼率，這不就解決了嘛，
• 額外預補償和均衡導致功耗高——多干點活付出點代價不應該的嗎？哪能又要馬兒跑又要馬兒不吃草！再說我PCIe 6.0 加個L0p低功耗狀態不剛好能找補一些嗎？
• 成本高——那我賣貴一點啊，更貴的價格享受更優質的服務，有啥毛病嗎？

?4. 那些不得不說的事兒

4.1 有了PAM4，你置我NRZ于何地？

??正如Gen3采用了128b/130b編碼后仍然兼容Gen1-2的8b/10b編碼，采用PAM4信令的Gen6同樣做到了向后兼容采用NRZ信令的Gen1-5，為了做到兼容Gen1-5，Gen6在既有基礎上新增額外的電路與邏輯來單獨處理PAM4的3眼信號，也就是說，NRZ，你之前能干啥，現在還干啥，我PCIe也不是喜新厭舊的人，

??PAM4仍然采用與NRZ相同的電壓幅度范圍，不同之處在于這里要把這段范圍分為四個區間，

4.2 PAM4為啥扯上了格雷碼？

??眾所周知，相鄰兩個電平的信號最容易出現誤判，如果不采取點啥措施，在PAM4中從電平1->電平2（01->10），一次誤判可就錯2bit啊！為了減少誤判，我們采用格雷碼對電平0、1、2、3進行編碼，這樣一次相鄰電平信號的誤判最多只錯1bit，

4.3 PAM，是不是階數越大越好？

??不是，理想狀態下是的，但階數較大時，尤其時在高速應用中，還要考慮物理設施發送和接收PAM信號的能力：

• 階數高了不好發，發出不同電平的信號涉及到發送功率控制問題，精確又高速的功率控制是很難的，
• 階數高了接收誤碼率高，考慮到存在傳輸噪聲，對于相同電壓幅度范圍，階數越高受噪聲影響越大，接收誤碼率越高，

4.4 PCIe你為何不早點用PAM4？

??時機未到，緣分，是對的時間遇到對的人，

📚參考

1. PCI-SIG, “PCI Express base specification revision 6.0, version 0.9,” Beaverton, OR, USA, Oct 5, 2021.
2. D. Das Sharma, “PCI Express 6.0 Specification: A Low-Latency, High-Bandwidth, High-Reliability, and Cost-Effective Interconnect With 64.0 GT/s PAM-4 Signaling,” in IEEE Micro, vol. 41, no. 1, pp. 23-29, 1 Jan.-Feb. 2021, doi: 10.1109/MM.2020.3039925.
3. 400G以太網中的PAM4是什么？與NRZ有什么區別?
4. 5.0剛推出，PCIe 6.0又要來了：PAM4取代NRZ，引入前向糾錯，速率再翻倍！
5. PAM4: For Better and Worse
6. Understanding NRZ and PAM4 Signaling

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