基于傳統六晶體管(6T)存盤單元的靜態RAM存盤器塊一直是許多嵌入式設計中使用ASIC/SoC實作的開發人員所采用的利器，因為這種存盤器結構非常適合主流的CMOS工藝流程，不需要增添任何額外的工藝步驟。
如圖1a中所示的那樣，基本交織耦合鎖存器和有源負載單元組成了6T存盤單元，這種單元可以用于容量從數位到幾兆位的存盤器陣列。
經過精心設計的這種存盤器陣列可以滿足許多不同的性能要求，具體要求取決于設計師是否選用針對高性能或低功率優化過的CMOS工藝。高性能工藝生產的SRAM塊的存取時間在130nm工藝時可以輕松低于5ns，而低功率工藝生產的存盤器塊的存取時間一-般要大于10ns。
存盤單元的靜態特性使所需的輔助電路很少，只需要地址譯碼和使能信號就可以設計出解碼器、檢測電路和時序電路。
隨著一代代更先進工藝節點的發展，器件的特征尺寸越來越小，使用傳統六晶體管存盤單元制造的靜態RAM可以提供越來越短的存取時間和越來越小的單元尺寸，但漏電流和對軟故障的敏感性卻呈上升趨勢，設計師必須增加額外電路來減小漏電流，并提供故障檢測和糾正機制來“擦除”存盤器的軟故障。
圖1a：典型的六晶體管靜態RAM存盤單元。圖1b：典型的單晶體管/單電容動態存盤器存盤單元。
當前6TSoCRAM單元的局限性
然而，用來組成鎖存器和高性能負載的六晶體管導致6T單元尺寸很大，從而極大地限制了可在存盤器陣列中實作的存盤容量。
這種限制的主因是存盤器塊消耗的面積以及由于用于實作芯片設計的技術工藝節點(130,90,65nm)導致的單元漏電。隨著存盤器陣列的總面積占整個芯片面積的比率增加，芯片尺寸和成本也越來越大。
漏電流也可能超過整個功率預算或限制6T單元在便攜式設備中的應用。更大面積或高漏電芯片最終可能無法滿足應用的目標價格要求，因此無法成為一個經濟的解決方案。
作為6T RAM單元替代技術的1T單元
對那些要求大容量片上存盤(通常大于256kb)但不要求絕對最快存取時間的應用來說還有另外一種解決方案技術。這種解決方案所用的存盤器陣列功能類似SRAM，但基于的是類似動態RAM中使用的單晶體管/單電容(1T)存盤器單元(圖1b)。
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隨著一代代更先進工藝節點的發展，器件的特征尺寸越來越小，使用傳統六晶體管存盤單元制造的靜態RAM可以提供越來越短的存取時間和越來越小的單元尺寸，但漏電流和對軟故障的敏感性卻呈上升趨勢，設計師必須增加額外電路來減小漏電流，并提供故障檢測和糾正機制來“擦除”存盤器的軟故障。uj5u.com熱心網友回復：
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標籤：硬件設計
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