四、時鐘資源介紹

4.1 BUFG

BUFG在“Device”中如圖2-1-1所示，其中它有多種模式可根據需求來選擇使用，可以實作將時鐘傳遞到FPGA中的各種資源，具體架構在上文已做闡述，本文就對BUFG本身特性進行詳細的說明，

如下圖是關于BUFG的所有原語，主要分為兩個部分，一部分是帶有各種功能的BUFG，另一種是用于時鐘選擇的BUFGMUX，這部分內容在《UG472》和》《UG768》均有介紹，

1、BUFGCTRL

BUFGCTRL保留了該緩沖器的所有介面，有四個選擇線S0、S1、CE0和CE1，兩條額外的控制線IGNORE0和IGNORE1，這六個控制線用于控制輸入信號I0和I1的輸出，如同3-1-3是BUFGCTRL的真值表，

圖3-1-3 BUFGCTRL真值表

其中“O”是輸出時鐘，I0和I1是出入時鐘，其它六個信號是用不用控制的，CE是使能信號，S是選擇信號，IGNORE是旁路信號，這也是為啥CE和S都是1的時候才能表示選擇了該路，所以這兩個信號都可以用于時鐘選擇，例如S1和S0都是1，用CE進行選擇，或反之，CE和S也是有區別的，CE用于選擇需要保證建立時間和保持時間，否則會出現毛刺，用S沒有這個問題，頂多晚一個時鐘周期，我覺得用S比較好，

IGNORE本身就是忽視的意思，從《ug472》的第40頁來看置1就忽視了對應的時鐘屬于與選擇，但仿真來看是置0就忽略了對應時鐘和選擇，所以還是按照實際的來吧，

BUFGCTRL還有三個配置引數，其中INIT_OUT有三個作用，確定初始輸出值、敏感沿和切換后的時鐘電平，如果設定0則初始輸出為低電平，在下降沿時切換且切換后的是低電平，PRESELECT是預選擇時鐘的意思，選擇“true”表示就使用對應時鐘，無論怎么操作都不會改變的，但仿真看不是，可能是有區別吧，

了解了BUFGCTRL，其他時鐘也就好說了，因為都是在這基礎上的更改，

2、BUFG

BUFG如下所示，選擇使能等位置固定置，輸入即輸出，這也是用的最多的BUFG，

3、BUFGCE和BUFGCE_1

如下圖所示，也就是加了一個使能信號，是用的CE0，也可以用CE1，是沒有區別的，

如下是時序圖

3、BUFGMUX and BUFGMUX_CTRL

是用來做時鐘選擇的，這個有兩個，從樣子上看沒啥區別，實際上就是選擇用S和CE的差別，這也導致了在時鐘切換時候的時序差別，

4.2 區域時鐘

4.2.1 CC

“Clock-Capable”是時鐘功能的意思，外部時鐘信號必須通過具有時鐘功能的引腳接入FPGA，這個引腳稱之為MRCC和SRCC，如下圖原理圖所示，每個BANK有兩個MRCC，即Multi-region clock-capable I/O，多區域時鐘功能I/O，每個bank有兩個SRCC ，即Single-region clock-capable I/O，單區域時鐘功能I/O，它們都是差分的，如果接單端時鐘則需接到“P”上，對應的“N”引腳不可用，

根據《ug472》第24頁介紹，這兩種信號可以連接到

1、同BANK也就是同時鐘域的4個BUFIO、4個BUFR和2個BUFMR

2、本BANK或上下BANK CMT的MMCM和PLL

3、連接到16個BUFG，也就是處于同一側的

4、同時鐘域的BUFH

4.2.2 I/O Clock Buffer—BUFIO

每個BANK都有這么四個BUFIO，輸入時鐘與輸出時鐘有一定的相位延遲，BUFIO可被MRCC、SRCC、MMCM的CLKOUT0到3、CLKFBOUT以及同一時鐘域和上下時鐘域的BUFMR驅動，而BUFII僅可驅動IO BANK的ILOGIC和OLOGIC相關時鐘，所以BUFIO是區域時鐘，因此，BUFIO非常適合源同步資料捕獲，

4.2.3 Regional Clock Buffer—BUFR

這是7系列中可用的另一個區域時鐘緩沖器，位置就在BUFIO旁邊，支持的驅動源于BUFIO一致，但它可用連接到BUFG和CMT，進而引入邏輯中去，如下圖是BUFR的原語“BUFR_DIVIDE”是確定輸出時鐘分頻比的，可用是1到8，如果選擇“BYPASS”則不分頻，“O”是時鐘輸出，CE是異步的輸出時鐘使能埠，在“BYPASS”模式下不能用，“CLR”分頻邏輯異步清零，并將輸出設定為低電平，不能在旁路模式下使用，

4.2.4 Regional Clock Buffer—BUFMR/BUFMRCE

BUFMR也是區域時鐘，每個I/O bank都有兩個，可由MRCC、GT的CLK驅動，它可以驅動本BANK和上下相鄰BANK的BUFIO和BUFR，起到了擴展連接的作用，

如下圖是BUFMR的原語，其中“INIT_OUT”是初始化BUFMRCE輸出指定的值，“CE_TYPE”是設定CE與時鐘的關系，是同步“SYNC”還是異步“ASYNC”，

4.2.4 水平時鐘緩沖器——BUFH

BUFH（Horizontal Clock Buffer）水平時鐘緩沖器也是個區域時鐘，每個BANK有12個BUFH，用來驅動本BANK的各種資源，BUFH相比較BUFG抖動和功耗都更低，BUFH可以由MMRC、SRCC、MMCM的CLKOUT0到3、CLKFBOUT、和來自同一時鐘域（同一bank）和上下相鄰BANK的BUFMR，輸出時鐘可以連接到CMT、BUFG和邏輯資源，如下圖是BUFH的兩個原語，一個不帶CE一個帶CE的，與BUFMR差不多，就不在贅述了，

第五章 CMT的介紹

在7系列FPGA中，時鐘管理塊（CMT）包括混合模式時鐘管理器（MMCM）和鎖相環（PLL），PLL可以說是MMCM的閹割版， 每個BANK至多包含一個CMT，具體視芯片資源而定，如下圖是CMT的框圖，可見輸入到CMT也就是PLL或MMCM的時鐘可以有多種選擇，甚至是本地邏輯路由，但并不建議這樣搞，輸出時鐘會連接到BUFH或者BUFG，這些如果沒有特殊要求都會自動實作的，

無論是MMCM還是PLL，其功能實作的基本原理是一致的，如下圖所示是MMCM產生多個時鐘的流程圖，每個時鐘輸入都有一個可編程的計數分配器，也就是“D”，可控制對輸入時鐘進行分頻，PFD是相位檢測器，用來比較輸入時鐘和反饋時鐘上升沿的相位和頻率進而生成與兩個時鐘之間的相位和頻率成比例的信號，這是一個上升或下降的信號，該信號驅動電荷泵（CP）和環路濾波器（LF）產生VOC的參考電壓，當VCO頻率過高時，PFD會激活一個下降信號，從而將電壓降低，上升信號將增加電壓抬高頻率，VOC即壓控振蕩器（Voltage Controlled Oscillator），就是輸出頻率與輸入控制電壓有對應關系的振蕩電路，有LC和RC壓控振蕩器，一般用的是RC的，MMCM原理是在VCO輸出時鐘的基礎上可對其進行分頻、相位和占空比的調整，已產生我們所需時鐘，

CMT具有時鐘矯正網路，可實作輸出時鐘頻率與輸入時鐘頻率相位一致，這就為需時鐘同步的相關設計提供便利，最起碼不需要在這基礎上花費時間調整時鐘相位，并且具有抖動濾波的功能，我們可以呼叫相關原語或IP核來實作相關設計，

根據上述描述可知，根據CMT產生所用時鐘的原理就是首先產生VCO這個基礎時鐘，然后在其基礎上進行分頻得到我所需時鐘，具體公式如下所示，其中“M”和“D”是可編程控制的，而且CVO的頻率也是有限制的，在《DS181》有相關描述，如下表所示，“O”是每路輸出時鐘對應一個，就CMT內部而言，輸出時鐘頻率的產生有兩種情況，一種是僅適用整數除法進行頻率合成，另一種是使用小數分頻產生所用時鐘，為什么要分這兩種呢，因為用整數除法我們可以調整時鐘占空比，用小數則不能調整，而這個是其內部自動選擇的，我們只需知道即可，

那么我們如何去確定VCO頻率呢？在UG472給出了方案，其中PFD是有頻率限制的，這在上表中也有描述，例如上表寫著不得低于19M，不得高于550或其他，所以由此可以確定D的最大值和最小值，如下

VCO也有頻率限制，如上表不得低于800M，不得高于一定值，所以當確定D的值后，M的范圍也可大致確定，如下表所示，

當確定D和M的范圍后就需要確定其最佳值了，首先確定M的值，這是基于VCO目標頻率考慮的，即VCO的理想作業頻率，確定方法就是使D和M盡可能的小，同時使?VCO盡可能高，

相位的確定邏輯，輸出時鐘的相位范圍是-360度到360度，

輸出時鐘相位是可配置的，其內部的實作方案是與VCO有關，CMT內部可以提供8個相移時鐘，每個相移45°，始終為0°，45°，90°，135°，180°，225°，270°和315°的相移提供可能的設定，VCO頻率越高，相移解析度越小，所以輸出時鐘的相位刻度等于45/CLKOUT_DIVIDE，當CLKOUT_DIVIDE小于64時，最大相移是360度，當大于64時最大相移為如下公式所得，也就是相位是由兩部分決定的，但在實際編程時我們只需要填寫相位就可以了，

如下是MMCM的原語，其中隱藏內容與上下行一致，下面就對這些信號進行闡述，

1、BANDWIDTH

指定影響抖動、相位裕度和MMCM其他特性，有“HIGH”、“LOW”和“OPTIMIZED”三個選項，默認OPTIMIZED

即可

2、CLKFBOUT_MULT_F

即上述的M，整數的范圍是2到64，小數的最小刻度是0.125，

3、CLKFBOUT_PHASE

指定時鐘反饋輸出的相位偏移（以度為單位），對反饋時鐘進行移位會導致到MMCM的所有輸出時鐘的負相移，范圍是0到360，默認是0，

4、CLKIN1/2_PERIOD

輸入時鐘的周期，以ns為單位，最小刻度到ps，允許范圍是0.938到100ns，

5、CLKOUT[1:6]_DIVIDE和CLKOUT[0]_DIVIDE_F

確定輸出頻率的，也就是對VCO的分頻值，范圍是1到128，其中CLKOUT0可以精確到0.125，CLKOUT1到6是整數，

6、CLKOUT[0:6]_DUTY_CYCLE

以百分比的形式關聯輸出時鐘占空比，范圍是0.01到0.99

7、CLKOUT [0:6]_PHASE

輸出相位，范圍是-360到360，具體多少輸入度數即可，但實際不一定是對應度數，

8、CLKOUT4_CASCADE

布林值，將輸出分頻器（計數器）CLKOUT6級聯到CLKOUT4分頻器的輸入中，以得到大于128的輸出時鐘分頻器，有效地提供了16384的總分頻值，

9、COMPENSATION

時鐘輸入補償， 必須設定為ZHOLD， 定義MMCM反饋的配置方式，

ZHOLD：表示MMCM配置為在I / O暫存器中提供負的保持時間，

EXTERNAL：表示正在對FPGA外部的網路進行補償，

INTERNAL：表示MMCM正在使用其自己的內部反饋路徑，因此不會補償任何延遲，

BUF_IN：表示該配置與其他補償模式不匹配，并且不會補償任何延遲， 如果時鐘輸入由BUFG / BUFH / BUFR或GTX / GTH / GTP驅動，則是這種情況，

10、SS_*

擴頻相關的

11、*_USE_FINE_PS

對應的精細相移使能

1、CLKOUT[0:6]

這些用戶可配置的時鐘輸出（對于MMCM為CLKOUT0至CLKOUT6，對于PLL為CLKOUT0至CLKOUT5）可以將VCO相位輸出（用戶可控）從1（旁路）到128分頻，輸入時鐘和輸出時鐘可以為 相位對齊，

當與BUFR或BUFIO一起使用時，只有MMCM可以從時鐘輸出CLKOUT0至CLKOUT3直接連接到HPC， 此外，CLKOUT0至CLKOUT3可以連接到CMT主干，以級聯MMCM和PLL， 類似于將MMCM和PLL從CCIO引腳驅動到相鄰區域（請參見具有時鐘的輸入），級聯使用CMT主干中可用的一些有限資源來直接在相鄰區域中連接時鐘資源， 同一列內級聯元素之間也會產生相位偏移，

有關可能的配置，請參見MMCM和PLL使用模型， 在MMCM中，CLKOUT0和CLKFBOUT可以在小數分頻模式下使用， 所有CLKOUT輸出均可在非小數模式下使用，以提供靜態或動態相移， 在小數模式下，僅允許固定相移， 有關更多資訊，請參見靜態相移模式，

2、CLKOUTB[0:3]

CLKOUT [0：3]的反相（180°相移）， 在PLL中不可用，

3、動態配置埠，暫不描述

4、PSDONE

完成相移的輸出信號與PSCLK同步， 當前的相移操作完成后，將在一個時鐘周期內宣告PSDONE信號，以指示可以啟動一個新的相移周期， 在PLL中不可用，

5、CLKFBOUT

提供反饋時鐘的，

6、CLKFBOUTB

沒啥用

7、CLKFBSTOPPED

狀態引腳，指示反饋時鐘已停止， 該信號在時鐘停止的一個時鐘周期內有效， 反饋時鐘重新啟動并且MMCM重新鎖定后，信號將置為無效， 在PLL中不可用，

8、CLKINSTOPPED

狀態引腳，指示輸入時鐘已停止， 該信號在時鐘停止的一個時鐘周期內有效， 時鐘重新啟動并達到LOCKED（鎖定）或時鐘切換到備用時鐘輸入且MMCM重新鎖定后，信號將置為無效， 在PLL中不可用，

9、LOCKED

MMCM / PLL的輸出，用于指示MMCM / PLL在輸入引腳上何時實作了參考時鐘和反饋時鐘的相位和頻率對準， 相位對齊在預定義的視窗內，頻率匹配在預定義的PPM范圍內， MMCM上電后自動鎖定，不需要額外的復位， 如果輸入時鐘停止，違反相位對齊（例如，輸入時鐘相移）或頻率已更??改，則在一個PFD時鐘周期內將LOCKED置為無效， 解除鎖定時必須復位MMCM / PLL， 在宣告LOCKED之前，不應使用時鐘輸出，

10、CLKIN1/2

CLKIN1是主要參考時鐘輸入，可以由SRCC或MRCC I / O直接在同一時鐘區域內驅動，SRCC或MRCC I / O可以通過垂直相鄰時鐘區域內的CMT主干，BUFG，BUFR，BUFH，互連（不推薦）來驅動，或直接通過 高速串行收發器， 當時鐘輸入來自用于級聯CMT功能的另一個CMT模塊時，只能使用CLKOUT [0:3]，

CLKIN2是輔助時鐘輸入，用于動態切換MMCM / PLL參考時鐘，CLKIN2可以由SRCC或MRCC I / O直接在同一時鐘區域內驅動，SRCC或MRCC I / O通過CMT主干在垂直相鄰的時鐘區域內進行驅動，BUFG，BUFR，BUFH，互連（不推薦），或直接通過 高速串行收發器，

11、CLKINSEL

CLKINSEL信號控制時鐘輸入MUX的狀態，高= CLKIN1，低= CLKIN2， 時鐘切換期間，MMCM / PLL必須保持在RESET狀態，MMCM和PLL參考時鐘可以通過使用CLKINSEL引腳動態切換， 切換是異步完成的， 時鐘切換后，MMCM / PLL可能會丟失“鎖定”并自動鎖定到新時鐘上， 因此，一旦時鐘切換，則必須復位MMCM / PLL， MMCM / PLL時鐘MUX切換如圖3-10所示， CLKINSEL信號直接控制MUX， 不存在同步邏輯，

12、PWRDWN

關閉已實體化但當前未使用的MMCM / PLL， 此模式可用于為設計中暫時不活動的部分和/或在某些系統配置中不活動的MMCM / PLL節省功率， 在此模式下不消耗MMCM / PLL功耗

13、RST

RST信號是MMCM / PLL的異步復位， 當該信號無效時，MMCM / PLL將被同步重新啟用，

14、PS*

這三個信號是動態相移介面，暫不闡述

15、CLKFBIN

必須直接連接到CLKFBOUT以獲得內部反饋或IBUFG（通過具有時鐘偏移功能的外部去歪斜引腳），BUFG，BUFH或互連（不推薦）， 對于外部時鐘對齊，除了BUFR以外，反饋路徑時鐘緩沖器型別應與正向時鐘緩沖器型別相匹配，BUFR無法補償

第六章 Clocking Wizard的幾點介紹

Clocking Wizard就是用來產生不同頻率、相位甚至占空比的IP核，該核對每一個FPGA開發中可以說是再熟悉不過了，故本文僅對該核在配置程序中的選項卡內容進行簡單的闡述，

第一部分 ：Clocking option

這部分是用來配置時鐘網路功能和輸入時鐘的，

1、Enable Clock Monitoring

Monitoring具有檢測的意思，使能該選項就是可以最多監視4個時鐘，監視輸入頻率是否超出漁區頻率范圍，檢測時鐘是否停止是否存在毛刺，

2、Primitive

這是選擇呼叫的硬核資源是MMCM還是PLL，一個CMT上既有MMCM也有PLL，PLL是MMCM的一個子集，在絕大多數情況下，如果需要兩個鎖相環，我們可以呼叫一個MMCM一個PLL，這樣保證時鐘來自同一個BANK，

3、Clocking Feature

我們可以看到有7個時鐘功能選項，這些其實就是與原語的一個封裝呼叫，

Frequency synthesis：

這是必選項，如果不選就無法產生于輸入時鐘不同頻率的時鐘了，

Phase alignment：

此功能允許將輸出時鐘鎖相至參考時鐘，實作相位對齊，

Dynamic reconfiguration：

動態重配置，也就是呼叫硬核的重配置功能，對外介面可以是AXI4-Lite也可以是DRP介面，

安全時鐘啟動和排序

Safe Clock Startup：

此功能對于在輸出端獲得穩定有效的時鐘很有用，安全時鐘啟動功能可在8個輸入時鐘被采樣為“高”后，使用BUFGCE在輸出上提供穩定有效的時鐘，排序功能可根據通過GUI輸入的數字按順序啟用時鐘， 順序使能的兩個輸出時鐘之間的延遲是順序時鐘中第二個時鐘的8個周期，此功能對于需要模塊一個接一個地運行的系統很有用，

Minimize power：

該功能以可能的頻率，相位偏移或占空比精度為代價，將芯片所需的功率最小化，選擇“擴頻”功能后，此功能不可用

Spread Spectrum (SS)

此功能提供調制的輸出時鐘，可降低電子設備產生的電磁干擾（EMI）的頻譜密度， 此功能僅適用于MMCM（E2 / E3）原語，當擴頻為TRUE時，Minimize power和Dynamic reconfiguration功能不可用，

Phase alignment

此功能允許將輸出時鐘鎖相至參考，例如設備的輸入時鐘引腳

3、Jirtter Optimization

Balanced：

選擇“平衡”會導致軟體選擇正確的帶寬來優化抖動，

Minimize output jitter

此功能可最大程度地減少輸出時鐘上的抖動，但會降低功耗，并可能會產生輸出時鐘相位誤差， 此功能不適用于“最大化輸入抖動過濾”，

Maximize input jitter filtering

此功能允許輸入時鐘上更大的輸入抖動，但會對輸出時鐘上的抖動產生負面影響， 此功能不適用于“最小化輸出抖動”，