來咯來咯，搬磚全靠它！

匯總篇：

Xilinx平臺Aurora IP介紹（匯總篇）

一、Aurora配置

1.1第一頁配置

1.2第二頁配置

1.3第三頁配置

二、Framing介面

2.1 介面信號

2.2理論介紹

2.3 介面時序圖

三、Streaming介面

3.1 介面信號

3.3介面時序圖

一、Aurora配置

開門見山的說，跟DDR/PCIE/GTX這種復雜的IP相比，Aurora配置那是相當的簡單，走著，

1.1第一頁配置

??????物理層Physical Layer：

Lane Width ： 鏈路位寬，對應用戶資料位寬；實際用戶資料位寬= Lane Width*Lane的個數（也就是第二頁的Lanes）

Lane Rate ： 鏈路資料傳輸速率，Gbps，我們測驗默認3.125G就好，

下面三個時鐘在上一篇《時鐘和復位》說過，就不再啰嗦了，

鏈路層Link Layer：

dataflow mode：資料流模式，可選全雙工/ 只接收/ 只發送；根據實際情況選擇，為了測驗，我們這里選擇全雙工，

interface：Framing/streaming可選，streaming較簡單，大家可以自行去驗證，一般使用framing介面，可能是axi4-s介面更方便連接吧，后續介紹都基于Framing介面，

flow control：流控，暫時不選擇，

back channel：sidebands/timer 可選，（只有在單工模式才能選擇）；秋大佬告知這個什么意思，我沒用過，先略過，

Scrambler/Descrambler ：繞碼/解繞，這里不選擇

little endian support ：小端模式，勾選上就對了，小端模式在不同場合一般有兩層意思：①[31:0]這種書寫習慣，對應的是[0:31]；②假設你的資料是64位，鏈路寬度是32位，那么一次只能傳輸32bit，先傳輸高32bit為大端模式，先傳輸低32bit為小端模式，

1.2第二頁配置

第二頁配置主要是對GT的選擇，

包括：使用幾個GTX，GTX的位置等，根據實際選擇，這里做測驗默認就好，

1.3第三頁配置

為了學習以及使用的靈活性，我們一般選擇將共享邏輯放在example design而不是放入core，

配置部分就介紹完了，使用還是很簡單的，再次感謝xilinx！

前面說過，Aurora core支持兩種介面模式：framing 和 streaming，

streaming較簡單，framing 較通用，

下面我們一起來看下這兩種介面，

二、Framing介面

2.1 介面信號

發送端：

信號名	方向	時鐘域	描述
s_axi_tx_tdata	輸入	user_clk	需要發送的資料，位寬由鏈路位寬和鏈路數量決定，
s_axi_tx_tready	輸出	user_clk	核輸出的信號，告訴用戶core準備好接收資料了，
s_axi_tx_tlast	輸入	user_clk	標志發送資料的最后一位資料，
s_axi_tx_tkeep	輸入	user_clk	在最后一個資料中，由_tkeep來表示有效的位元組，僅當_tlast斷言時有效，
s_axi_tx_valid	輸入	user_clk	標志_tdata資料有效，

接收端：

信號名	方向	時鐘域	描述
m_axi_rx_tdata	輸出	user_clk	接收到的資料
m_axi_rx_tlast	輸出	user_clk	接收到資料的最后一個資料標志
m_axi_rx_tkeep	輸出	user_clk	最后一個資料哪些位元組有效
m_axi_rx_tvalid	輸出	user_clk	資料有效標志

Tips： 其實，在理解了AXI4總線（AXI4-FULL/LITE/STREAM）后，再來看這些信號名，都不需要看檔案你就能知道它的意思了，所以，強烈建議把AXI4總線介面先去熟悉一遍，空了，我也將AXI4總線簡單整理一下，

2.2理論介紹

傳輸資料時，用戶邏輯需要操縱控制信號讓core做以下操作：

當s_axi_tx_tvalid和s_axi_tx_tready都斷言時，將需要發送的資料放到資料總線s_axi_tx_tdata，簡單來說就是_tvalid和_tready每握手一次，完成一個資料傳輸，
把資料劃分到Aurora 8B/10B channel的各條lane，
使用 s_axi_tx_tvalid 信號來傳輸資料，用戶應用程式可以將_valid信號置為無效來插入空閑字符idles，（用來暫停或停頓，）
暫停資料（即插入空閑）（s_axi_tx_tvalid置為無效）

接收資料：

檢測并丟棄控制位元組（空閑，時鐘補償，通道PDU（SCP）的開始，通道協議資料單元（ECPDU）的結束和PAD，
置位成幀信號（m_axi_rx_tlast），并指定最后一個資料（m_axi_rx_tkeep）中的有效位元組數，
從通道中恢復資料，
通過斷言m_axi_rx_tvalid信號來組裝資料，以呈現給m_axi_rx_tdata總線上的用戶介面，

注意：

僅當同時宣告s_axi_tx_tready和s_axi_tx_tvalid（高）時，Aurora 8B / 10B內核才對資料采樣，

AXI4-Stream資料僅在幀內時才有效，幀外的資料將被忽略，要開始幀，在資料的第一個字位于s_axi_tx_tdata總線上時拉高s_axi_tx_tvalid，要結束幀，在資料的最后一個字（或部分字）位于s_axi_tx_tdata埠上時拉高s_axi_tx_tlast，并使用s_axi_tx_tkeep指定最后一個資料拍中的有效位元組數，

如果幀的長度不超過一個字，則同時使s_axi_tx_tvalid和s_axi_tx_tlast有效，

Aurora 8B/10B Frames 幀結構

TX子模塊通過TX介面將每個接收到的用戶幀轉換為Aurora 8B / 10B幀，通過在幀的開頭添加一個2位元組的SCP代碼組來指示幀的開始（SOF），幀的結尾（EOF）通過在幀的末尾添加2位元組的通道結束協議（ECP）代碼組來表示，只要沒有資料，就會插入空閑代碼組，代碼組是8B / 10B編碼的位元組對，所有資料都作為代碼組發送，因此具有奇數位元組的用戶幀在幀末尾附加了一個稱為PAD的控制字符，以填充最終的代碼組，

Length

用戶應用程式通過操縱s_axi_tx_tvalid和s_axi_tx_tlast信號來控制通道幀長度， Aurora 8B / 10B核分別回應幀開始和幀結束有序集/ SCP /和/ ECP /，

以上基本是對檔案的翻譯，結合實際使用來看，幀頭幀尾部分由核幫你做了，我們只需要將有效資料負載放在s_axi_tx_tdata總線上，通過s_axi_tx_tvalid和s_axi_tx_tlast握手來進行資料傳輸就好，接收，根據m_axi_rx_tvalid標志來接收有效資料就好，

2.3 介面時序圖

接下來，我們再看3個資料發送的例子：

CASE1 ： 簡單資料傳輸

如圖所示：在s_axi_tx_tvalid和s_axi_tx_tlast同時有效（握手）時，s_axi_tx_tdata總線上的資料傳給了Aurora core，再由core發送出去；s_axi_tx_tlast標志著最后一個資料傳輸；s_axi_tx_tkeep標志著最后一個資料哪些位元組是有效的，

CASE2 ： 資料傳輸with pad（具有奇數位元組）